冒險往往會影響到邏輯電路的穩定性。時鐘埠、清零和置位埠對毛刺訊號十分敏感，任何一點毛刺都可能會使系統出錯，因此判斷邏輯電路中是否存在冒險以及如何避免冒險是設計人員必須要考慮的問題。
如何處理毛刺
通過改變設計，破壞毛刺產生的條件，來減少毛刺的發生。例如，在數位電路設計中，常常採用格雷碼計數器取代普通的二進位制計數器，這是因為格雷碼計數器的輸出每次只有一位跳變，消除了競爭冒險的發生條件，避免了毛刺的產生。
毛刺並不是對所有的輸入都有危害，例如d觸發器的d輸入端，只要毛刺不出現在時鐘的上公升沿並且滿足資料的建立和保持時間，就不會對系統造成危害，我們可以說d觸發器的d輸入端對毛刺不敏感。根據這個特性，我們應當在系統中盡可能採用同步電路，這是因為同步電路訊號的變化都發生在時鐘沿，只要毛刺不出現在時鐘的沿口並且不滿足資料的建立和保持時間，就不會對系統造成危害。（由於毛刺很短，多為幾納秒，基本上都不可能滿足資料的建立和保持時間）
去除毛刺的一種常見的方法是利用d觸發器的d輸入端對毛刺訊號不敏感的特點，在輸出訊號的保持時間內，用觸發器讀取組合邏輯的輸出訊號，這種方法類似於將非同步電路轉化為同步電路。
FPGA知識點 競爭冒險及消除辦法
如果在某乙個時刻，從組合邏輯的某乙個輸入端到其輸出端存在兩條以上的電訊號通路時，就稱該組合邏輯在當前狀態下針對這個輸入存在競爭。當b 1 c 1時，電路可簡化為 輸入a先於！a到達或門，因此，會導致有一小段零脈衝出現在輸出中，這是非預期的。訊號由於經由不同路徑傳輸到達某一匯合點的時間有先有後的現象，...
組合電路中的競爭與冒險
組合電路中的競爭與冒險 1.競爭與冒險 由於邏輯門存在延遲時間以及訊號的傳輸路徑不同，當輸人訊號電平發生瞬間變化時，電路可能產生與穩態時邏輯功能不一致的錯誤輸出，這種現象就是電路中的競爭與冒險。例如，乙個簡單組合電路如下圖所示，若不考慮門的延遲時間，則有f a a 0，穩態時f應恒為0。若考慮門的延...
數位電路與系統 組合邏輯電路的競爭冒險現象3
本節談論邏輯冒險 1.初論邏輯冒險 定義 單個訊號變化引起的冒險 多個訊號變化引起的冒險，且不是功能冒險。最本質是門延遲引起的冒險。延時時間長是指後變，延 字有延長之意，相當於有慣性。在這裡，重點是整個門的延遲，是前面級數中，閘電路輸血的延遲 本質還是輸入變化的延遲，遲鈍，慢半拍 我們將邏輯冒險和前...