1.前言
之前所**的組合邏輯電路的分析設計都是理想情況下的，訊號的傳輸沒有延遲，我們稱之為穩態。實際生活中，輸入的訊號經過導線，閘電路等都需要時間。
多個訊號輸入時，相應的輸出的訊號有快有慢。本節討論的理想和實際之間的差異就是競爭和冒險現象。
2.基本概念
競爭：多個輸入在到達閘電路時，又先後順序，存在時差。這是多個量之間進行的對比
險象：輸入訊號變化時，輸出產生了錯誤。這是自己和自己進行了對比。這種錯誤是瞬時的，一閃而過，如果後續電路很敏感，那麼將會帶來嚴重的問題。
競爭和冒險間的關係：競爭不一定產生冒險，但是冒險一定是由競爭導致的。這裡我的理解是，由於延時的存在，在閘電路的乙個輸入沒有察覺到另乙個輸入段的訊號，預設為低電平，這會給閘電路的判別帶來巨大的影響。
競爭不一定會帶來冒險，帶來冒險後續電路不敏感，這兩種情況我們都不需要進行處理，只有後續電路敏感的冒險，才需要進行處理。冒險就是最終的輸出出現了短暫的錯誤，有時候因為閘電路的特殊性，即使出現延遲，也沒有輸出錯誤就沒有冒險。
如果在輸入訊號的變換前後，出現了短暫了冒險，在冒險的前後輸出依然是穩定不變的，我們稱之為靜態冒險。靜態冒險還依據冒險的毛刺為1，稱為靜態1冒險（0-1-0），和毛刺為0的靜態0冒險。
數位電路與系統 組合邏輯電路的競爭冒險現象3
本節談論邏輯冒險 1.初論邏輯冒險 定義 單個訊號變化引起的冒險 多個訊號變化引起的冒險，且不是功能冒險。最本質是門延遲引起的冒險。延時時間長是指後變，延 字有延長之意，相當於有慣性。在這裡，重點是整個門的延遲，是前面級數中，閘電路輸血的延遲 本質還是輸入變化的延遲，遲鈍，慢半拍 我們將邏輯冒險和前...
組合邏輯電路 時序邏輯電路
邏輯電路根據是否包含記憶元件，分為組合邏輯電路和時序邏輯電路。組合邏輯電路不包含記憶元件，某時間點的輸出 邏輯函式值 僅取決於當時的輸入。含有記憶元件的邏輯電路被稱為時序邏輯電路。在組合邏輯電路中，當前的輸出只取決於當前的輸入。而在時序邏輯電路中，只知道當前的輸入並不足以確定當前的輸出。也就是說，時...
組合邏輯電路和時序邏輯電路
組合邏輯電路可以有若個輸入變數和若干個輸出變數，其每個輸出變數是其輸入的邏輯函式，其每個時刻的輸出變數的狀態僅與當時的輸入變數的狀態有關，與本輸出的原來狀態及輸入的原狀態無關，也就是輸入狀態的變化立即反映在輸出狀態的變化。時序邏輯電路任意時刻的輸出不僅取決於該時刻的輸入，而且還和電路原來的狀態有關。...