通常情況下，模擬輸入訊號通過高速adc的量化輸出的數碼訊號需要交給fpga進行處理。如果高速adc採用lvds輸出，那麼經量化處理過的數碼訊號將會有非常多的lvds資料差分對。而lvds資料接收端，接收到的lvds差分資料對相互之間可能會存在非常小的乙個時間差異，該時間差異往往是皮秒級別的，而隨著高速adc取樣率的提公升，目前大多數的高速adc取樣速率已經達到gsps級別。
因此皮秒級別的時間差異也會對採集到的資料產生影響。這種情況的發生，往往可能是由於lvds資料差分對走線長度的不匹配所造成的，這種資料傳輸中的時間差異對於高速資料傳輸來說，可能會造成某些資料位的值發生變化，這就相當於向fpga提供了錯誤的adc資料。
因此，無論是在高速adc晶元的測試評估還是在其應用當中，對這些資料傳輸所造成的時間差異均要進行預先的處理。
資料傳輸差異的處理
對於資料傳輸的時間差異可以有兩種方式來解決，一種方法是通過adc本身的lvds特性來改變lvds資料傳輸的延遲，這通常與lvds的輸出時鐘有關。另外一種方法是使用fpga內部的延遲功能來實現。
對於adc的lvds資料輸出，可以通過adc內部整合的某些控制來改變輸出時鐘沿，從而達到傳輸延遲的目的。這種方式，不能做到有選擇的對特定的lvds資料差分對進行專門的延遲，但是，只是改變輸出時鐘沿是可行的。這將有助於改變所有lvds資料差分對相互之間的傳輸時間關係。
另一種解決資料傳輸時間差異的方式，是通過調節fpga內部的延遲特性，fpga對於每個lvds差分對都有乙個延遲單元。fpga中有稱之為idelay的乙個延遲單元，它可以來用對每個lvds資料差分對分別進行延遲調節。fpga的idelay非常靈活，可以在adc輸出到fpga之間的任何一對lvds差分對之間進行調節。同樣，由adc本身所帶來的lvds資料差分對的時間偏離，也可以通過fpga的idelay延遲單元來進行補償。
idelay延遲單元的使用並不是必須的，除非板卡設計和布局並沒有進行資料對的長度匹配。
pattern功能檢查資料傳輸錯位
為了進行設定和保持時間的驗證，系統設計人員可以採用測試模式來生成可以在fpga中驗證的特定pattern。在測試模式下，可以使用使用者自定義的pattern對每個上公升沿和下降沿進行位翻轉。這是用來測試fpga和adc的lvds資料介面之間傳輸狀況的最好方法。
這種測試方法確定了adc和fpga之間傳輸的好壞。如果測試模式資料傳輸完美的匹配每個時鐘週期的測試pattern的位翻轉，那麼對於實際輸入的設定和保持時間即是可信的。如果測試模式通過，則可以認為adc的lvds資料和fpga之間的傳輸是合適的。
資料傳輸的調整
在pattern測試模式下，生成的眼圖的連續的。因此，任何乙個眼圖視窗都可以用來對資料傳輸進行校準。
fpga內部的idelay單元可以對輸出傳輸進行微調，以防止由於pcb的走線或fpga本身**編譯時的時間約束，造成的資料線之間的傾斜。
對於大多數高速adc來說，測試pattern和數位化輸入資料都來自同乙個lvds序列模組，這個模組可以維護輸出時鐘和輸出資料之間的時間關係，因此，測試pattern和正常輸入的數位化資料之間沒有什麼差異。但是，如果由於板卡走線，造成輸出資料行之間有一定數量的耦合。那麼，如果測試pattern和實際輸入訊號量化的資料不同於輸出翻轉的pattern，時間可能會略有不同。
資料傳輸調整的基準
通常情況下，每乙個adc的lvds資料差分對都可以用來作為資料傳輸調整的基準，並以此作為其他lvds資料差分對的參照來進行微調。
由於資料傳輸的差異，測試pattern生成的眼圖並不一定會是從乙個完整的眼圖起始。因此，如果採用第乙個眼圖來進行校準，可能會出現所有lvds資料輸出差分對得視窗不相一致。所以，第二個眼圖視窗將會是建議的首選，該眼圖必然是完整的取樣視窗。
確定取樣視窗
通常情況下，每對lvds差分資料的傳輸延遲相差不會太大，因此，我們只需要對第一對lvds差分資料進行分析。如前文所述，第乙個眼圖有可能是不完整的眼圖，因此，我們選擇第二個眼圖作為參考。
確定調整起始值
將第一對lvds差分輸出的第二個眼圖的開始時間值作為參考，當作其他所有lvds差分資料取樣視窗掃瞄的起始值，對所有的lvds差分資料進行掃瞄。並與該參考值進行比對，計算出每對lvds差分資料延遲值，並將該延遲通過idelay單元加在adc的lvds資料差分輸出和fpga之間。
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