到底什麼是鎖存器，它是怎麼產生的，它到底和暫存器有多少區別，它怎麼消除。為什麼說他不好？
鎖存器是一種在非同步時序電路系統中，對輸入訊號電平敏感的單元，用來儲存資訊。乙個鎖存器可以儲存1bit的資訊，通常，鎖存器會多個一起出現，如4位鎖存器，8位鎖存器。
鎖存器在資料未鎖存時，輸出端的訊號隨輸入訊號變化，就像訊號通過乙個緩衝器，一旦鎖存訊號有效，則資料被鎖存，輸入訊號不起作用。因此，鎖存器也被稱為透明鎖存器，指的是不鎖存時輸出對於輸入是透明的。
兩者都是基本儲存單元，單鎖存器是電平觸發的儲存器，觸發器是邊沿觸發的儲存器。本質是，兩者的基本功能是一樣的，都可以儲存資料。意思是說乙個是組合邏輯的，乙個是在時序電路中用的，時鐘出發的。
對毛刺敏感，不能非同步復位，所以上電以後處於不確定的狀態；
latch會使靜態時序分析變得非常複雜；
如果使用閘電路來搭建latch和dff，則latch消耗的門資源比dff要少，這是latch比dff優越的地方。所以，在asic中使用 latch的整合度比dff高，但在fpga中正好相反，因為fpga中沒有標準的latch單元，但有dff單元，乙個latch需要多個le才能實現。在fpga中，基本的單元是由查詢表和觸發器組成的，若生成鎖存器反而需要更多的資源。
第三條也是最基本的原因。
上面說了那沒多只是覺得網上的沒把鎖存器說明白。下面的才是重點。
1，case
2，if-------else if
3，always@（敏感訊號表）
1.case——————加default：
關於de****t的情況：一是可以 default：data=1『bx；這個x表示未知，在綜合時可以避免產生鎖存器。在**時是紅線表示。二是 default：data=0；這樣產生乙個預設的情況。
2.if-----------------------一定要有else語句。
3.always---------如是說道：在賦值表示式右邊參與賦值的訊號都必須在always@（敏感電平列表）中列出。
如果在賦值表示式右端引用了敏感電平列表中沒有列出的訊號，那麼在綜合時，將會為該沒有列出的訊號隱含地產生乙個透明鎖存器。
4. 賦初值。好用的
其實我挺討厭網上說了好多的廢話，到最後我都不知道是啥。所以我建議大家自己編成，在看看綜合後的rtl圖，以及技術rtl圖，看看到底有什麼不同，到底鎖存器長啥樣，漂亮不漂亮，嘿嘿。以下是我的截圖。供參考：
這個是我在case語句中加入了default語句的綜合結果。
以上兩個圖是沒有加入的情況，可以看出明顯不同。在上面的圖中有由組合電路產生的與門，提供了電平觸發鎖存器。同時在技術rtl中多了乙個lut查詢表，是為了鎖存器提供使能的，當使能輸出為1時鎖存，使能為0時，輸出正常。
不好意思**我就不貼了。嘿嘿。ps：關鍵是我忘了是啥了，我就是一坑貨呀。
其實挺簡單地就是啊，a，b為輸入，y輸出。由a和b組成case（）決定狀態。
latch作為一種電路單元，必然有其存在的理由及應用場景，在實際應用中，有些設計不可避免的要使用latch，特別是匯流排應用上，例如，位址鎖存器，資料鎖存器，復位訊號鎖存器等。但是在更多的情況下，很容易產生未預料到的鎖存器，使邏輯功能不滿足要求，浪費大量時間。比較好的應用規則是：要學會分析是否需要latch以及**是否會產生意外的latch。
通過verilog hdl實現序列最大值搜尋程式，並保持檢測到的最大值
module two_max(
a,rst_n,abmax
);
input [7:0] a;
input rst_n;
output [7:0] abmax;
reg [7:0] abmax_tmp;
always @ (a or rst_n) begin
if (!rst_n)
abmax_tmp = 8'h00;
else
if (a>abmax_tmp)
abmax_tmp = a;
end
endmodule
if (a > abmax_tmp)
abmax_tmp = a;
else
abmax_tmp = abmax_tmp;
指的是與設計意圖不符，產生的latch。主要問題在於設計人員沒有合理使用verilog hdl語言，常見的原因是對條件語句（if、casse）的分支描述不完整。典型例子：用verilog hdl實現乙個鎖存器，當輸入資料大於127時，將輸入資料輸出，否則輸出0
module latch_demo(
din,dout
);
input [7:0] din;
output [7:0] dout;
reg [7:0] dout;
always @ (din) begin
if (din>127)
dout <= din;
end
endmodule
if (din > 127 )
dout = din;
else
dout = 0;
至此，可以得到乙個結論：latch作為一種基本電路單元，會影響到電路的時序效能，應該盡量避免使用，但出現latch造成設計與意圖不符的情況，是由於設計人員**不正確造成的。
鎖存器和觸發器區別
鎖存器 latch 是一種對脈衝電平敏感的儲存單元電路，它們可以在特定輸入脈衝電平作用下改變狀態。鎖存，就是把訊號暫存以維持某種電平狀態。鎖存器的最主要作用是快取，其次完成高速的控制器與慢速的外設的不同步問題，再其次是解決驅動的問題，最後是解決乙個i o口既能輸出也能輸入的問題。鎖存器是利用電平控制...
鎖存器與觸發器
鎖存器和觸發器是具有記憶功能的二進位制存貯器件，是組成各種時序邏輯電路的基本器件之一。區別為 一 latch同其所有的輸入訊號相關，當輸入訊號變化時latch就變化，沒有時鐘端。主要控制靠的是使能端，當使能端有效時，鎖存器的輸出與輸入相同 當使能端無效時，鎖存器輸出被鎖存，與輸出無關 二 觸發器fl...
verilog描述鎖存器和觸發器
1。門口d鎖存器 module d latch clk,d,q input clk,d output reg q always clk,d 注 這裡的敏感訊號為clk和d，因為d也引起q的變化。當clk為高點評時，d的變化也引起輸出q的變化。if clk 1 q d endmodule 2.d觸發器...