如果在某乙個時刻，從組合邏輯的某乙個輸入端到其輸出端存在兩條以上的電訊號通路時，就稱該組合邏輯在當前狀態下針對這個輸入存在競爭。
當b=1、c=1時，電路可簡化為：
輸入a先於！a到達或門，因此，會導致有一小段零脈衝出現在輸出中，這是非預期的。
訊號由於經由不同路徑傳輸到達某一匯合點的時間有先有後的現象，就稱之為競爭，由於競爭現象引起的電路發生瞬時錯誤的現象，稱之為冒險。fpga設計中最簡單的避免方法是盡量使用時序同步邏輯同步輸入輸出。
解決方法：
時序取樣法：只要是時序電路，就使用了時序取樣法來消除險象；
輸出併聯濾波電容消除毛刺；
增加冗餘項
FPGA知識點 同步 非同步邏輯
同步邏輯 時鐘之間有固定的因果關係，各觸發器的是何種端全部連線在一起，並接在系統時鐘端，只有當時鐘脈衝到來時，電路的狀態才能改變。非同步邏輯 各時鐘之間沒有固定的因果關係。電路狀態的改變由外部輸入的變化直接引起。同步電路 儲存電路中所有觸發器的是何種輸入都接在乙個時鐘脈衝源，因為所有觸發器的狀態的變...
FPGA知識點 FPGA的時鐘網路資源
fpga的時鐘網路資源一般分為三大類 1.全域性時鐘網路資源 2.區域時鐘網路資源 3.i o時鐘網路資源原因 前兩種主要針對fpga內部的一些資源，對於介面資源，則由專門的io時鐘網路資源來完成時鐘訊號承載工作。主要原因有三 介面資源的暫存器數量較少，不需要大型的樹狀時鐘網路來減少時鐘到達各個目的...
FPGA知識點 跨時鐘域處理
單bit訊號 慢時鐘到快時鐘，兩級觸發器同步。快時鐘到慢時鐘，如果是下面第乙個圖，clkb可以取樣到signal a in，但是如果只有單脈衝，如第二個圖所示，怎不能確保取樣到signal a in。這個時候可以展寬signal a in，至少為clkb的乙個時鐘週期寬度。通常處理方法是使用反饋機制...