FPGA中建立時間和保持時間不滿足如何解決

2021-08-19 14:37:01 字數 695 閱讀 5212

回答一:

setup violation

主要就是設法剪掉critical path的delay,要麼pipeline,要麼retiming,要麼把combination往前后級挪一挪。

hold time violation

hold time violation是clock tree的skew引起的。主要的宗旨就是設法加前面一級combination的delay,比如加buffer什麼的。這時候hold time不滿足必須讓前前面延遲大一些,並大到比clock period還大出至少乙個hold time來。也可以適當把clock period縮小。不過hold time並不是自己能控制的,挺鬧心的。

在綜合時,綜上所述,

setup violation是由於前級組合的延遲過大引起的,因此要用set_max_delay來限制,

hold violation是由於前級組合延遲國小引起的,因此不能讓他太小,要用set_min_delay來限制。

回答二:

setup violation是由於前級組合的延遲過大引起的,因此要用set_max_delay來限制,

hold violation是由於前級組合延遲國小引起的,因此不能讓他太小,要用set_min_delay來限制。

胡扯,這個是例外約束。不是路徑延時。這個只能改變指定路徑發射沿和鎖存沿的關係,就是他會用你設定的值來分析。根本起不到約束延時的目的!

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