1. 簡介
ip 核（intellectual property core，智財權核）是指在半導體積體電路設計中那些可以重複使用的、具有自主智財權功能的設計模組，設計公司無需對晶元每個細節進行設計，通過購買成熟可靠的ip方案，實現某個特定功能，這種類似搭積木的開發模式，縮短了晶元開發的時間，提公升了晶元的效能。
ip核通常已經通過了設計驗證，設計人員以ip核為基礎進行設計，可以縮短設計所需的週期。ip核可以通過協議由一方提供給另一方，或由一方獨自占有。ip核的概念源於產品設計的專利證書和源**的版權等。設計人員能夠以ip核為基礎進行專用積體電路或現場可程式設計邏輯門陣列的邏輯設計，以減少設計週期。
2. 形式
ip核分為軟核、硬核和固核。軟核通常是與工藝無關、具有暫存器傳輸級硬體描述語言描述的設計**，可以進行後續設計，即rtl**；硬核是前者通過邏輯綜合、布局、佈線之後的一系列表徵檔案，具有特定的工藝形式、物理實現方式，即版圖；固核則通常介於上面兩者之間，它已經通過功能驗證、時序分析等過程，設計人員可以以邏輯門級網表的形式獲取，即網表。
ip 核有三種不同的存在形式：hdl 語言形式，網表形式、版圖形式，分別對應我們常說的三類 ip 核心：軟核、固核和硬核。
1）軟核是用 vhdl 等硬體描述語言描述的功能塊，並不涉及用什麼具體電路元件實現這些功能，優點是設計周期短，設計投入少，布局和佈線靈活，缺點是一定程度上使後續工序無法適應整體設計，效能上也不可能獲得全面的優化，軟核通常以加密形式提供，實際的 rtl 對使用者不可見。
2）固核對軟核進行了引數化，使用者可通過標頭檔案或圖形使用者介面(gui)方便地對引數進行操作，由於核心的建立(setup)、保持時間和握手訊號都可能是固定的，因此其它電路的設計時都必須考慮與該核心進行正確地介面。
3）硬核提供設計階段最終階段產品——掩膜，以經過完全的布局佈線的網表形式提供，同時還可以針對特定工藝或購買商進行功耗和尺寸上的優化，儘管硬核由於缺乏靈活性而可移植性差，但由於無須提供暫存器轉移級(rtl)檔案，因而更易於實現 ip 保護。
3. 分類
半導體ip市場按照設計ip的不同可分為處理器ip、介面ip、儲存器ip三大主要市場。
4. 主要廠商
全球半導體ip生態系統的主要參與者，包括arm holdings（英國），synopsys（美國），cadence（美國），imagination technologies（英國），lattice semiconductor（美國），ceva（美國），rambus（美國），mentor graphics（美國），ememory（台灣）和sonics（美國）。
認識半導體
半導體受到外界光和熱激勵時，其導電能量將發生顯著變化。在純淨的半導體中加入微量的雜誌，其導電能力也會顯著提高。半導體的導電性與價電子有關。內部結構 由於p的最外層電子缺少1個電子，即形成乙個空穴。鄰近原子的電子填補這個空穴，就會留下新的空穴 空穴為多子，自由電子為少子 注意 整個半導體還是呈電中性的...
初識半導體
度娘說 半導體指常溫下導電性能介於導體與絕緣體之間的材料。半導體在積體電路 消費電子 通訊系統 光伏發電 照明 大功率電源轉換等領域都有應用，如二極體就是採用半導體製作的器件。無論從科技或是經濟發展的角度來看，半導體的重要性都是非常巨大的。大部分的電子產品，如計算機 移動 或是數字錄音機當中的核心單...
半導體器件
肖特基勢壘 當兩種材料接觸時，由於兩種材料的費公尺能級位置不同，接觸後必須兩側的費公尺能級一致，接觸面的真空能級相同。載流子擴散流動必須使接觸面兩側的費公尺能級相等才能達到平衡狀態。所以接觸後半導體的能帶因內建電場而彎曲，這樣接觸面形成了電子的勢壘，稱為肖特基勢壘，形成整流節。肖特基二極體 整流接觸...