在進行時序分析時，經常會遇到兩個比較容易混淆的概念，那就是時鐘抖動（clock jitter）和時鐘偏斜（clock skew）。下面就解釋下兩者的區別：
由於晶振本身穩定性，電源以及溫度變化等原因造成了時鐘頻率的變化，指的是時鐘週期的變化。也即相對於理想時鐘沿產生的不隨時間積累的、時而超前、時而滯後的偏移。它指兩個時鐘週期之間存在的差值，這個誤差是在時鐘發生器內部產生的，和晶振或者pll內部電路有關，佈線對其沒有影響。由於跟晶振本身的工藝有關，所以在設計中無法避免它能帶來的影響，通產只能在設計中留有一定的margin。是指同樣的時鐘產生的多個子時鐘訊號之間的延時差異。skew通常是時鐘相位上的不確定。由於時鐘源到達不同暫存器所經歷路徑的驅動和負載的不同，時鐘邊沿的位置有所差異，因此就帶來了skew。完成布局佈線後，物理路徑延時是固定的，所以在設計中考慮到時鐘偏斜，就可以避免偏斜帶來的影響。FPGA 時鐘偏斜及其影響
時鐘偏斜的概念有很多人知道，也有很多人寫成了部落格，但是時鐘偏斜的影響卻很少有人提及，有幸偶看 高效能fpga系統 時序設計與分析 上面對時鐘偏斜的分析可謂之全面了，記錄下來備忘！時鐘偏斜是乙個時鐘訊號沿著同乙個時鐘網路到達源暫存器與目的暫存器的時間差。如下圖示意 也就是說由於時鐘網路佈線存在傳輸延...
時鐘抖動相關概念
抖動定義為訊號距離其理想位置的偏離。本文將重點研究時鐘抖動，並 下面幾種型別的時鐘抖動 相鄰週期抖動 週期抖動 時間間隔誤差 tie 抖動 相位雜訊及相位抖動。時鐘抖動簡介 時鐘抖動是時鐘沿距離其理想位置的偏離。在應用中理解時鐘抖動非常重要，因為它在系統時序預算方面肩負關鍵角色。它還能幫助系統設計人...
FPGA 時鐘抖動淺記
時鐘抖動是指晶元的某乙個給定點上時鐘週期發生暫時的變化，即相鄰兩個時鐘週期之間存在差值。這個誤差是時鐘發生器內部產生的，和晶振或者pll內部電路有關，時鐘訊號傳播過程中的雜訊對其也有影響。時鐘抖動有兩種型別 確定性抖動和隨機性抖動。暫時不展開 降低時鐘抖動的方法 1 選擇相位雜訊特性好 時鐘抖動小 ...