經驗表明，對asic的時域控制最安全的方法就是同步設計。
時鐘線上的門控單元會導致時鐘偏移，並會引入尖峰脈衝作用於觸發器。
會為使用同步復位和插入掃瞄鏈等測試方法帶來麻煩，並且增加確定關鍵訊號路徑的難度。
在同步設計中，所有的反饋迴路都應包含暫存器。
組合環路會導致無休止的迴圈運算。
用兩個或多個帶有單扇入和單扇出的連續節點產生延遲時，就會形成延遲鏈。
數字設計中，鎖存器用來在新的值到來之前保持原來訊號的值。
鎖存器是連通模式的，在資料輸入和輸出之間存在直接通路，輸入端的毛刺能直接傳遞到輸出端。
使用雙邊沿時鐘有其他好處
除非等效同步電路無法滿足所期望的效能時，系統設計人員才會考慮雙沿時鐘。
設計者要盡可能避免在內部產生時鐘。
組合邏輯搭建的時鐘產生器會引入毛刺，使功能出現問題，還會引入延遲。
在設計中要保證大多數時鐘來自pll。
日常設計避免使用行波計數器進行時鐘分頻，但在功耗較高的系統中比較適合，可以降低由邏輯或soc引起的峰值功耗。
門控時鐘是減少功耗的有力手段，但會增加時鐘偏移並對毛刺敏感。
傳統同步設計中的功耗
對時鐘路徑進行門控可大幅降低觸發器的功耗，門控時鐘可存在於時鐘樹任何位置，但最好在根部，可以關閉整個時鐘。
某些情況下，流水線的暫存器在告訴應用中使用時，應該去掉某些暫存器的復位訊號以使設計達到更高效能。
使用同步復位出現的乙個問題是綜合工具無法分辨復位訊號和其他資料訊號。
同步復位優點
同步復位缺點
非同步復位優點
非同步復位缺點
非同步復位需要同步釋放
相鄰觸發器之間的資料路徑傳播延遲比兩者之間的時鐘偏移小時，會出現時鐘偏移和短路徑問題。
時鐘和復位
這一章主要講了同步電路設計要注意的一些事項以及時鐘和復位的問題。首先是要避免的一些寫法 所謂的行波計數器指的就是用觸發器來驅動後續的觸發器的時鐘輸入端了，電路結構如下 這種設計主要存在的問題就是觸發器存在時鐘 資料延遲，這種結構會累加這種延遲，相當於增加了時鐘偏移，使電路出現錯誤 同樣也是會導致時鐘...
時鐘復位篇
外部時鐘 時鐘訊號的 在fpga晶元外部，通常的，外部時鐘對於fpga來說是必需的，因為fpga內部沒有供內部邏輯使用的時鐘和激勵電路。2內部時鐘 再生時鐘 再生時鐘是以乙個輸入時鐘作為參考，在此基礎上通過調整其頻率和相位產生的新時鐘，fpga中產生再生時鐘訊號的模組只有pll和dcm 注意，兩者都...
電源域，時鐘域，復位域
許多新的soc設計必須整合很多功能並消耗非常低的功耗，即設計可能會有很多時鐘域，電源域和復位域。例如，我們最近分析的乙個設計具有接近20個電源域，超過200個時鐘域和最多32個復位域。標準驗證工具和方法沒有提供可靠的方法來分析不同的域並全面驗證其互操作性。因此，開發多域驗證 mdv 以解決這一領域的...