3.fpga pcb佈線時會遇到調整線序的問題。
1）這要根據專案需求看調整後的布局是否滿足專案需求，調整好後一定要原理圖工程師給出最新的原理圖，最後fpga根據新布局重新驗證管腳等。千萬不要口口相傳丟失了資訊。
2）ddr換線序可以參照xilinx的mig手冊，仔細核對的。
3) ddr pcb佈線所需的管腳延時資訊，可以通過新建乙個空白工程，在空白工程的tcl下輸入如下命令：
link_design -part xc7k160tfbg676
write_csv flight_time
4.cpld除錯
1）cpld控制fpga上電順序，xilinx又乙個check list，各位可以根據check list**對硬體板卡進行關鍵訊號測量確認，對上電時序進行控制等。
2）對fpga的配置控制也可以月底 xilinx ug470等。
5.上述所講到的serdes
1）下圖可以看到，兩組收發的光模組，其中乙個與fpga比較接近，serdes這樣很正常；另一組比較遠的serdes在外部電源電壓，文波，時鐘一致的情況下ibert測試就不正常，很多鏈路會掉，因此下一次改版將其移到fpga附近。
![在這裡插入描述](
serdes除錯本人在另一篇部落格進行了簡單說明了，看官可以參考。
上面不是很詳細，等有空了本人整理整理，新增些資訊。
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