fpga的時鐘網路資源一般分為三大類
1. 全域性時鐘網路資源
2. 區域時鐘網路資源
3. i/o時鐘網路資源原因
前兩種主要針對fpga內部的一些資源，對於介面資源，則由專門的io時鐘網路資源來完成時鐘訊號承載工作。
主要原因有三：
介面資源的暫存器數量較少，不需要大型的樹狀時鐘網路來減少時鐘到達各個目的地的延遲時間差；
內部的時鐘網路資源由於作用範圍廣，所以網路龐大，一般無法承受頻率太高的時鐘訊號，而一些介面的時鐘頻率很高，超出了全域性時鐘網路的承受範圍。因此，需要專有的io時鐘網路資源；
高速的介面邏輯一般都使用專有的介面資源，它的布局佈線已經固定，能夠力保外部訊號到達暫存器的延遲最短，為了配合高速度的訊號傳輸，也必須要求我們的時鐘訊號所走的路徑最短，但全域性或者區域時鐘的特點是保證到達各個點的延遲差最小，而不是延遲最小，因此不適用高速介面的資料情況，那麼在這種情況下只能使用專有的io時鐘網路資源。
時鐘處理單元
pll(phase locked loop)為鎖相迴路或鎖相環，用來統一整合時鐘訊號，使高頻器件正常工作，如記憶體的訪問資料等。
dcm（digital clock manager）是較高階fpga產品中整合的專門用於時鐘綜合、消除時鐘偏斜和進行時鐘相位調整的韌體資源，利用dcm完成時鐘倍頻、分頻、相移十分方便，給fpga的系統時鐘設計帶來了方便，同時也帶來了的可靠性問題
其作用均為實現高精度的倍頻、分頻和相位調整
FPGA知識點 跨時鐘域處理
單bit訊號 慢時鐘到快時鐘，兩級觸發器同步。快時鐘到慢時鐘，如果是下面第乙個圖，clkb可以取樣到signal a in，但是如果只有單脈衝，如第二個圖所示，怎不能確保取樣到signal a in。這個時候可以展寬signal a in，至少為clkb的乙個時鐘週期寬度。通常處理方法是使用反饋機制...
FPGA知識點 同步 非同步邏輯
同步邏輯 時鐘之間有固定的因果關係，各觸發器的是何種端全部連線在一起，並接在系統時鐘端，只有當時鐘脈衝到來時，電路的狀態才能改變。非同步邏輯 各時鐘之間沒有固定的因果關係。電路狀態的改變由外部輸入的變化直接引起。同步電路 儲存電路中所有觸發器的是何種輸入都接在乙個時鐘脈衝源，因為所有觸發器的狀態的變...
FPGA知識點 競爭冒險及消除辦法
如果在某乙個時刻，從組合邏輯的某乙個輸入端到其輸出端存在兩條以上的電訊號通路時，就稱該組合邏輯在當前狀態下針對這個輸入存在競爭。當b 1 c 1時，電路可簡化為 輸入a先於！a到達或門，因此，會導致有一小段零脈衝出現在輸出中，這是非預期的。訊號由於經由不同路徑傳輸到達某一匯合點的時間有先有後的現象，...