1．時鐘訊號
（1） 差分布線，差分阻抗100歐姆，差分線誤差±5mil。
（2） 與其它訊號的間距要大於25mil，而且是指edge to edge的間距
（3） clk等長，誤差±10mil。
2．資料訊號：
（1） 資料訊號分為八組，每組單獨分開走線，第一組為ddr_dq[0：7]、ddr_dqsp0、ddr_dqsn0、ddr_dqm0，以此類推，同組訊號在同一層走線。
（2） dq和dqm為點對點佈線，
（3） dqs為差分布線。差分線誤差±5mil，差分阻抗100歐姆。
（4） 組內間距要大於12mil，而且是指edge to edge的間距，同組內dq與dqm以dqs為基準等長，誤差±5mil。
（5） dqs與ddr2_clkp等長，誤差±5mil。
（6） 不同組訊號間距：大於20mil（edge to edge的間距）
（7） ddr_ckn/p之間的併聯100歐姆電阻，需要放置在訊號一分二的分叉地方
（8） 盡可能減少過孔
（9） 疊層設計的時候，最好將每一層阻抗線寬，控制在差不多寬度
（10） 訊號走線長度，不超過2500mil
3．控制訊號和位址訊號：
(1) 組內間距要大於12mil，而且是指edge to edge的間距
(2) 所有控制線須等長，誤差±10mil。
(3 不同組訊號間距：大於20mil（edge to edge的間距）
4．其它訊號
ddr_vref走線寬度20mil以上。
訊號引腳說明：
vss為數字地，vssq為訊號地，若無特別說明，兩者是等效的。
vdd為器件核心供電，vddq為器件dq和i/o供電，若無特別說明，兩者是等效的。
dqs（bi-directional data strobe雙向資料控制引腳）
odt就是將終結電阻移植到了晶元內部，主機板上不在有終結電路。odt的功能與禁止由北橋晶元控制，odt所終結的訊號包括dqs、rdqs（為8bit位寬晶元增設的專用dqs讀取訊號，主要用來簡化乙個模組中同時使用4與8bit位寬晶元時的控制設計）、dq、dm等。需要不需要該晶元進行終結由北橋控制。
對於突發寫入，如果其中有不想存入的資料，仍可以運用dm訊號進行遮蔽。dm訊號和資料訊號同時發出，接收方在dqs的上公升與下降沿來判斷dm的狀態，如果dm為高電平，那麼之前從dqs中部選取的資料就被遮蔽了。有人可能會覺得，dm是輸入訊號，意味著晶元不能發出dm訊號給北橋作為遮蔽讀取資料的參考。
在選定列位址後，就已經確定了具體的儲存單元，剩下的事情就是資料通過資料i/o通道（dq）輸出到記憶體匯流排上了。
1、dqs是記憶體和記憶體控制器之間訊號同步用的。1.由dq訊號發出端發出dqs，訊號接收端根據dqs的上、下沿來觸發資料的接收。
簡單點說，如果是從記憶體中讀取訊號，那麼主機板北橋（記憶體控制器）根據記憶體發出的dqs來判斷在什麼時候接收讀出來的資料。如果是寫的話，就正好相反，記憶體根據北橋發出的dqs來觸發資料的接收。
ddr2每晶元有乙個讀、寫雙向的dqs，ddr3是有讀和寫兩個dqs（2個dqs的好處是，不必等待dqs反向）。
2、ddr的核心時鐘只有100m 133m 166m 200m四種，由於幾代預讀取能力不同，那ddr3舉例，它的等效頻率就成了800m ---1600m這個應該是它的範圍吧?
是的。核心時鐘*預讀取位數*2=等效時鐘頻率。
dq,dqs和clk訊號線選擇vss作為參考平面，因為vss比較穩定，不易受到干擾；位址線/命令/控制訊號線選擇vdd作為參考平面，因為這些訊號線本身就含有雜訊。
2.dqs一般佈線的位置是資料訊號組內同一訊號組中dq走線的中間，因此dqs與dq之間的間距一般不提
3.dqs與時鐘訊號線不相鄰
5.時鐘訊號組走線盡量在內層，用來抑制emi
6.端接技術
序列端接，主要應用在負載ddr器件不大於4個的情況下。
對於雙向i/o訊號來說，例如dq，序列端接電阻rs放置在走線的中間，用來抑制振鈴，過衝和下衝。
7.未用的dq引腳
對於x16的ddr器件來說，未用的引腳要作一定的處理。例如x16的ddr來說，dq15：dq8未用，則處理如下，將相關的udm/dqmh拉高用來遮蔽dq線，dq15：dq8通過1~10k的電阻接地用來阻止迸發寫時的雜訊。
8.9.去耦電容
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