ddr3走線規則
3 pcb 設計建議
3.1 fanout封裝設計建議
hi3716m 的封裝為pbga600 ，管腳間距0.8 公釐。在pcb 設計時，
可以採用四層pcb 板的設計，建議如下分層：
top 層：訊號走線
內一層：地平面層
內二層：電源平面層
bottom 層：訊號走線
在成本非常敏感的應用方案中，也可以採用二層pcb 板的設計，pcb 分
層建議如下：
top 層：訊號走線和部分電源走線
bottom 層：地平面層和部分電源走線
pcb 設計注意事項：
元器件布局在top 層，訊號線盡量走top 層，濾波小電容可放在
bottom 層。
電源管腳用走粗線。
盡量保持bottom 層為乙個完整的地平面層。
主晶元出線推薦過孔大小為8mil， 線寬為5mil 。pcb 材料fr-4 ，
pcb 板厚度為1.6 公釐，銅箔厚度為1 盎司，填充介質介電常數4.2 。
主晶元出線示例如圖3-1 所示。
圖3-1 主晶元出線示例圖
3.2 ddr sdram介面電路設計建議
hi3716m 內部整合了32 位寬的ddr2//ddr3 相容介面控制器。
3.2.1 ddr2 介面設計
ddr2 sdram 容量要求為256mb 時，ddr2 介面推薦外接2 片
16bit 資料位寬的ddr2 sdram 顆粒；兩個16bit 資料位寬的資料
匯流排ddra_dq[0:15]和ddrb_dq[0:15]拼成乙個32bit 資料位寬的
資料匯流排。
ddrb_dq[0:15]對應32bit 位寬資料匯流排dq[16:31]。
容量要求為512mb 時，ddr2 介面推薦外接4 片8bit 位寬的ddr2
sdram 顆粒。外接4 片8bit 資料位寬的ddr2 顆粒時，需要採用至少
4 層pcb 板的設計。外接16bit 資料位寬ddr2 sdram 顆粒的情況
下，ddr2 sdram 介面連線如圖3-2 所示。
圖3-2 ddr2 sdram 16 位介面示意圖
在外置8bit 資料位寬ddr2 sdram 顆粒的情況下，ddr2 sdram 接
口連線如圖3-3 所示。
圖3-3 ddr2 sdram 8bit 資料位寬介面示意圖
3.2.2 ddr2 訊號線阻抗匹配設計
ddr2 訊號線阻抗匹配設計分成兩種情況：
兩層板
四層板
3.2.2.1 兩層pcb 板設計，ddr2 訊號線阻抗匹配設計
dq[0:31]/dm/dqs
直接連線。傳輸線阻抗控制在140ω，輸出方向推薦採用class i 驅動，
sdram 接收端odt 配置為150ω，輸入方向推薦sdram 端驅動採用
half driver, 接受端odt 配置為150ω 。dqs 的差分線阻抗控制為100
clk 訊號
直接連線。差分線阻抗100ω，建議採用class i 驅動，並在靠近接收端
跨接250ω 電阻。拓撲結構如圖3-4 所示。
圖3-4 clk 直接連線class i 驅動拓撲
DDR 佈線規則
1 時鐘訊號 1 差分布線，差分阻抗100歐姆，差分線誤差 5mil。2 與其它訊號的間距要大於25mil，而且是指edge to edge的間距 3 clk等長，誤差 10mil。2 資料訊號 1 資料訊號分為八組，每組單獨分開走線，第一組為ddr dq 0 7 ddr dqsp0 ddr dqs...
DDR3各個頻率詳解
最近在看ddr3的文件，說說對ddr3的頻率的見解，其實我是想知道在ddr3的文件中，頻率最低的定義是ddr3 800 其實這個頻率是可以降低的，只是官方建議這個最低的值而已 我想知道這個800是怎麼來的，下面的dram引腳名稱按照ddr3 spec來寫，首先我們需要明確幾個頻率概念 1，核心頻率c...
DDR3 記憶體頻寬計算
記憶體頻寬計算公式 頻寬 記憶體核心頻率 記憶體匯流排位數 倍增係數。先容我從ddr的技術說起，ddr採用時鐘脈衝上公升 下降沿各傳一次資料，1個時鐘訊號可以傳輸2倍於sdram的資料，所以又稱為雙倍速率sdram。它的倍增係數就是2。ddr2仍然採用時鐘脈衝上公升 下降支各傳一次資料的技術 不是傳...