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標 題: sdram和ddr佈線指南
發信站: 水木社群 (mon jun 25 23:34:06 2007), 站內
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* sdram和ddr佈線指南 *
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2007/02/03 [email protected] www.armecos.com
ecos應用是與硬體平台無關的，雖然開發板沒有涉及到sdram和ddr，不過，在某些高階
平台上使用ecos可能會遇到記憶體佈線問題，為了完整敘述，這裡一併給出說明。
很多人對記憶體佈線感到迷茫，找不到切入點，不知如何下手，其實高速硬體設計的主要
任務就是與干擾做鬥爭，記憶體佈線也不例外。可以這樣考慮：記憶體是做什麼用的呢？是用來
儲存資料的，寫入1讀出1，寫入0讀出0，即保證資料訪問正確。那麼，在什麼情況會導致數
據訪問錯誤呢？
1、判決錯誤，0判成1，1判成0。可能參考電平不准(為什麼不准？訊號線內阻造成的壓
降)，也可能是加性干擾，或者阻抗不匹配引起訊號畸變。
2、時序錯誤，不滿足建立/保持時間，或者取樣點相位錯誤，不在有效訊號位置上。觸
髮器需要維持一段時間的能量供給才能正常工作，這個時間就是建立/保持時間。
那麼只要解決好這兩個問題，保證記憶體正確訪問，你的記憶體電路就設計成功了。
有了這個指導思想，記憶體佈線就可以按部就班地完成。不過，不同的ram型別，雖然目
標都是避免判決和時序錯誤，但實現方法因工作模式不同而有較大差異。
高速系統一般採用低壓訊號，電壓低，擺幅小，容易提高速度，降低功耗，但這給佈線
帶來了困難，因為低壓訊號功率受訊號線內阻影響大，是電壓平方關係，所以要儘量減少內
阻，比如使用電平面，多打孔，縮短走線距離，高壓傳輸在終點用電阻分壓出較低電壓的信
號等。sdram、ddr-i、ddr-ii、ddr-iii訊號電壓乙個比乙個低，越來越不容易做穩定。
電源供給也要注意，如果能量供給不足，記憶體不會穩定工作。
經常看到「等長佈線」，其實，等長不是目的，真正的目的是滿足建立保持時間，同頻
同相，取樣正確。等長只不過可以最簡單地實現這個目的罷了。要定量分析線長，必須按照
時鐘模型公式計算。時鐘同步電路的型別在後面有簡單介紹，這裡只要知道sdram是公共時
鐘同步，ddr是源同步就可以了。
sdram是公共時鐘同步模式，只關心建立時間，不關心保持時間。這些時間和各段飛行
時間，經過各個閘電路延時，clock skew，jitter，cycle等有關，需要按照公式精確計算
。算出各種引數後下規則，讓eda軟體輔助設計。選出最長的一根線，不需要計算什麼，只
要與之等長即可。有些軟體能自己算，有些只能自己一段段計算，可以程式設計讓excel**對
某種格式的報告檔案自動求和，也算半自動化了。
ddr的所有訊號都要加匹配，不論多複雜，為了穩定性。
始端匹配串接乙個22/33歐電阻即可，終端匹配分為ac匹配和dc匹配，阻容可以對噪點
抑制，戴維寧電路可以提供高壓輸電，使參考電平更準確，雖然直流功耗大，但比單個50歐
功耗小。
cpu和ddr都是高速器件，ddr熱量高，應遠離。而且ddr是源同步時鐘模式，對保持時間
有要求，不是線越短越好，有最小距離要求。保證時鐘穩定，同頻同相，冗餘大即可。
有時，訊號線有交叉的情況，此時，可以在pcb裡調線，再反標回去，因為ram的各個數
據線不需要一一對應，只要有地方儲存bit就可以了。注意：重新整理線a10不能調，需要讀取
ram id時也不能調整。
評價設計的好壞要看margin(冗餘)，setup time margin和hold time margin，
sdram/ddr工作沒問題並不意味著margin小，也許在實驗室可以正常工作，可一到現場就死
機。頻率漂移，時鐘抖動，相差，介電常數變化等都會導致取樣錯誤/不滿足建立保持時間
，而margin大就可以盡量抵抗這些干擾，在乙個惡劣的環境裡仍然保持穩定。
記憶體的表現形式有兩種：記憶體顆粒和記憶體條。記憶體條自身有走線長度，需要計算在內。
問個問題：記憶體條有3種安裝方式：豎插、斜插、平插，你認為那種方式好呢？
附：時鐘同步電路的型別
源同步就是指時鐘選通訊號clk伴隨傳送資料一起由驅動晶元傳送。公共時鐘同步是指
在資料的傳輸過程中，匯流排上的驅動端和接收端共享同乙個時鐘源，在同乙個時鐘緩衝器
(clock buffer)發出同相時鐘的作用下，完成資料的傳送和接收。
公共時鐘同步，將同乙個時鐘訊號用時鐘分配器分成2路，一路接傳送器，一路接接收
器。在時鐘上公升沿傳送資料，在下乙個週期的上公升沿取樣接收。速率在200-300mhz以下。
源同步是時鐘和資料一起傳送，時鐘稍稍滯後傳送，傳輸速率主要由資料和時鐘訊號間
的時差決定。因此速率快。
公共時鐘同步電路走線長度有最大值len <=，源同步電路走線長度有最小值<= len <=
源同步關心保持時間，tbi+10bit資料和ddr的dqs+data屬於源同步電路。
------ 等長線
|時鐘|----------------->傳送端時鐘
clk--->|驅動|----------------->接收端時鐘
| |---
------ |
| |
---<---pll補償
公共時鐘同步
-----
|驅 |------------------>clk
|動 |
| |***************=>data
-----
源同步--------- ---------
-----< >< >--------
--------- ---------
-----------
| |
--------- -----------
|<--->|<-->|
建立 保持
SDRAM佈線技巧
一 sdram佈線技巧 1 不管在外面還是在內部都可以，內外走線都是需要打孔的。只要表層訊號緊臨地平面就不用怕干擾，但要注意外表面空氣介電常數不如隔絕空氣的內部穩定，在一些濕度，溫差大的地方的裝置最好走內部，外部走地層，不過這樣成本高。2 目的是滿足建立保持時間，同頻同相，取樣正確。sdram是公共...
DDR 佈線規則
1 時鐘訊號 1 差分布線，差分阻抗100歐姆，差分線誤差 5mil。2 與其它訊號的間距要大於25mil，而且是指edge to edge的間距 3 clk等長，誤差 10mil。2 資料訊號 1 資料訊號分為八組，每組單獨分開走線，第一組為ddr dq 0 7 ddr dqsp0 ddr dqs...
SDRAM與DDR的不同
1 之前看有位朋友總結的它們介面的不同，那我就總結一下全面的異同吧，希望可以幫到大家！sdram在嵌入式乃至整個pc行業的地位毋庸置疑，雖然它比sram操作複雜，從某種程度上說又有著隨機位址訪問時效能下降的缺陷 甚至於ddr ddr2又有著不支援單一位址訪問的限制，分別至少2 4個位址同時訪問 但是...