要求：在
quartusⅱ上進行編輯、編譯、綜合、適配、**，給
出其所有訊號的時序**波形。
選擇目標器件
ep1c3
，建議選實驗電路模式
no.0
。用鍵、鍵
作為置數資料d
的輸入端，
clk接
clock0
fout
接至揚聲器
speaker
(時序仿
真時clk
週期設5ns~10ns
d分別設
33h, feh
所編寫的源程式如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity dvf is
port( clk : in std_logic;
d: in std_logic_vector(7 downto 0);
fout : out std_logic);
end entity dvf;
architecture one of dvf is
signal
full: std_logic;
begin
p_reg: process(clk)
variable cnt8: std_logic_vector(7 downto 0);
begin
if clk'event and clk='1' then
if cnt8="11111111" then
cnt8:=d;
full<='1';
else cnt8:=cnt8+1;
full<='0';
end if;
end if;
end process p_reg;
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