本來我是想設計乙個四分頻，但是結果卻是六分頻？
後來仔細分析了一下波形後，發現這是時序電路
**：module fenpinqi(clk, clr, q0, state);
input clk, clr;
output reg q0;
output reg [1:0] state;
always@(posedge clk)
begin
if(clr)
begin
q0 <= 0;
state <=2'b00;
endif(!clr)
begin
if(state == 2'b10)
begin
q0 <= ~q0;
state <= 2'b00;
endelse
begin
state <= state +2'b01;
q0 <= q0;
endend
endendmodule
波形圖為：
在state變成0010（2）的時候，q0並沒有實現反轉，而在下一上公升沿反轉，導致變成了六分頻
這是因為，當state=01（1）的時候，不反轉，並且state+1，要進入下乙個上公升沿才進入state=2的if語句中實現反轉
3分頻器 verilog解析
分頻分為偶分頻和奇分頻。分頻器從某種程度上來講是計數器有計畫的輸出。1.偶數倍分頻 偶數倍分頻應該是大家都比較熟悉的分頻，通過計數器計數是完全可以實現的。如進行n倍偶數分頻，那麼可以通過由待分頻的時鐘觸發計數器計數，當計數器從0計數到n 2 1時，輸出時鐘進行翻轉，並給計數器乙個復位訊號，使得下乙個...
N 0 5分頻器的verilog實現
先說一種設計思路 通過兩個分頻時鐘的與操作實現。兩個分頻時鐘的占空比均為 n 1 2 n 1 對於5.5分頻電路來講，其占空比為6 11，不過這兩個分頻時鐘乙個是基於時鐘上公升沿觸發乙個是基於時鐘下降沿觸發，並且時鐘的初始化值相反，這樣將這兩個時鐘相與就可以得到5.5分頻的電路了.module ha...
三 基於Verilog的奇偶分頻器設計
在對時鐘進行分頻時，如果要保證設計出的時鐘占空比為 50 需要考慮的問題是分頻係數是偶數還是奇數。針對分頻係數的奇偶性，設計出對應的 module 偶分頻電路指的是分頻係數為 2 4 6 8 等偶數整數的分頻電路，我們可以直接進行分頻。例如下面 divider.v 中，對輸入時鐘進行 6 分頻，即假...