實驗
數控分頻器的設計
(1)實驗目的
學習數控分頻器的設計、分析和測試方法。
(2)實驗原理
數控分頻器的功能就是當在輸入端給定不同輸入資料時，
將對輸入的時鐘訊號有不同的
分頻比，
數控分頻器就是用
數值可並行預置的加法計數器
設計完成的，
方法是將計數溢位位
與預置數載入輸入訊號相接即可，詳細設計程式如例
6-20
所示。【例
6-20
位數控分頻器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity dvf is
port(clk : in std_logic;
d : in std_logic_vector(7 downto 0);
fout : out std_logic);
end entity dvf;
architecture one of dvf is
signal full : std_logic;
begin
p_reg: process(clk)
variable cnt8 : std_logic_vector(7 downto 0);
begin
if clk'event and clk = '1' then
if cnt8 = "11111111" then
cnt8 := d; --
當cnt8
計數計滿時，輸入資料
d被同步預置給計數器
cnt8
full <= '1'; --
同時使溢位標誌訊號
full
輸出為高電平
else cnt8 := cnt8 + 1; --
否則繼續作加
計數full <= '0'; --
且輸出溢位標誌訊號
full
為低電平
end if;
end if;
end process p_reg ;
p_div: process(full)
variable cnt2 : std_logic;
begin
if full'event and full = '1' then
cnt2 := not cnt2;--
如果溢位標誌訊號
full
為高電平，
d觸發器輸出取反
if cnt2 = '1' then fout <= '1';
else fout <= '0';
end if;
end if;
end process p_div;
8位數控分頻器的設計 數控分頻器的VHDL設計
要求 在 quartus 上進行編輯 編譯 綜合 適配 給 出其所有訊號的時序 波形。選擇目標器件 ep1c3 建議選實驗電路模式 no.0 用鍵 鍵 作為置數資料d 的輸入端，clk接 clock0 fout 接至揚聲器 speaker 時序仿 真時clk 週期設5ns 10ns d分別設 33h...
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在對時鐘進行分頻時，如果要保證設計出的時鐘占空比為 50 需要考慮的問題是分頻係數是偶數還是奇數。針對分頻係數的奇偶性，設計出對應的 module 偶分頻電路指的是分頻係數為 2 4 6 8 等偶數整數的分頻電路，我們可以直接進行分頻。例如下面 divider.v 中，對輸入時鐘進行 6 分頻，即假...