在對時鐘進行分頻時，如果要保證設計出的時鐘占空比為 50% ，需要考慮的問題是分頻係數是偶數還是奇數。針對分頻係數的奇偶性，設計出對應的 module 。
偶分頻電路指的是分頻係數為 2、4、6、8 ... 等偶數整數的分頻電路，我們可以直接進行分頻。例如下面 divider.v 中，對輸入時鐘進行 6 分頻，即假設 clk 為 50mhz ，分頻後的時鐘頻率為 (50/6) mhz 。
module divider(
input wire clk,
input wire rst_n,
output reg clk_div
);parameter num_div = 6;
reg [3:0] cnt;
always @(posedge clk or negedge rst_n)
if(!rst_n) begin
cnt <= 4'd0;
clk_div <= 1'b0;
endelse if(cnt < num_div / 2 - 1) begin
cnt <= cnt + 1'b1;
clk_div <= clk_div;
endelse begin
cnt <= 4'd0;
clk_div <= ~clk_div;
endendmodule
接下來我們設計乙個 5 分頻的模組，設計思路如下：
採用計數器 cnt1 進行計數，在時鐘上公升沿進行加 1 操作，計數器的值為 0、1 時，輸出時鐘訊號 clk_div 為高電平；計數器的值為2、3、4 時，輸出時鐘訊號 clk_div 為低電平，計數到 5 時清零，從頭開始計數。我們可以得到占空比為 40% 的波形 clk_div1。
採用計數器 cnt12進行計數，在時鐘下降沿進行加 1 操作，計數器的值為 0、1 時，輸出時鐘訊號 clk_div 為高電平；計數器的值為2、3、4 時，輸出時鐘訊號 clk_div 為低電平，計數到 5 時清零，從頭開始計數。我們可以得到占空比為 40% 的波形 clk_div2。
clk_div1 和clk_div2 的上公升沿到來時間相差半個輸入週期，所以將這兩個訊號進行或操作，即可得到占空比為 50% 的5分頻時鐘。
具體**如下：
module divider(
input wire clk,
input wire rst_n,
output wire clk_div
);parameter num_div = 5;
reg[2:0] cnt1;
reg[2:0] cnt2;
reg clk_div1, clk_div2;
always @(posedge clk or negedge rst_n)
if(!rst_n)
cnt1 <= 0;
else if(cnt1 < num_div - 1)
cnt1 <= cnt1 + 1'b1;
else
cnt1 <= 0;
always @(posedge clk or negedge rst_n)
if(!rst_n)
clk_div1 <= 1'b1;
else if(cnt1 < num_div / 2)
clk_div1 <= 1'b1;
else
clk_div1 <= 1'b0;
always @(negedge clk or negedge rst_n)
if(!rst_n)
cnt2 <= 0;
else if(cnt2 < num_div - 1)
cnt2 <= cnt2 + 1'b1;
else
cnt2 <= 0;
always @(negedge clk or negedge rst_n)
if(!rst_n)
clk_div2 <= 1'b1;
else if(cnt2 < num_div / 2)
clk_div2 <= 1'b1;
else
clk_div2 <= 1'b0;
assign clk_div = clk_div1 | clk_div2;
endmodule
具體的分頻設計**及相應設計**已上傳：
聽說，打賞是檢驗珍愛的唯一標準！
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