毛刺glitch：由組合電路中的訊號抖動導致
減少毛刺的方法：1 在合適的位置加上buffer（通過eda工具實現）。 2 加入觸發器同步
減少電晶體的數量就可以減少開關次數：表示式化簡，複合門，傳輸門
要考慮的功耗：平均功耗，最大功耗，待機功耗，關斷模式下的功耗，記憶體維持功耗，睡眠模式功耗
器件/電路設計級別的低功耗技術：1 電晶體尺寸最優化。 2 減小結電容。 3 插入buffer。4 改變vth。5 多電壓
架構/邏輯設計級別的低功耗技術：1 低頻下的高效能。2 hardwire acc. 。3 指令集體系結構。4 門控時鐘。5 記憶體訪問縮減。6 片上記憶體。7 睡眠模式。8 供電電壓動態控制。9 時鐘停止，電源切斷的隔離。
邏輯最小化：二分決定樹，bdd，化簡（我還就想問一句了，這個東西哪有卡諾圖畫圈好用啊？）
p，power，功耗
d，delay，延遲
pdp：p和d的乘積，電力延遲積
pdp∝cv2
pdp在乙個電路中基本不變，也就是說p和d是反比關係
edp（e，energy，能量）
edp = pdp * t ，edp越小越好
mw/mips（在另一門課裡面叫energy effeciency）
eda工具分析功耗：動態**分析，基於概率的靜態分析
動態**分析：synopsys公司的primepower，需要power的庫檔案，門級網表，測試輸入資料
基於概率的靜態分析：基於門級的分析，假設輸入隨機，計算輸出發生變化的概率
邏輯綜合階段的低功耗分析
在邏輯綜合階段，v和f無法改變，只能改變c和α
兩級邏輯最小化，狀態分配（像最小漢明距離），路徑平衡（為減少毛刺），技術分解（例子，把4nand分解，考慮最小的最大延遲，平衡樹），技術製圖（引**換，改門尺寸，插入緩衝）
引**換：因為引腳的電容不同，所以要把低活躍的網路分配給大電容引腳，把高活躍的網路分配給小電容引腳
改門尺寸：非關鍵路徑的門用小尺寸，但要滿足時序約束
插入緩衝：大面積的電路有較大的電容，中間要加buffer（回憶反相器鏈）
時鐘樹，門控時鐘要和暫存器很近，電路分割和緩衝插入
clock root gating（root gating）：節省時鐘樹本身的功耗，當所有此分支上的時鐘都無效時，關閉此時鍾樹分支。
對於相同的時鐘網路：對稱放置，減少時鐘偏斜（h形 √ ， l形 ×）
低功耗FPGA設計技術
對設計中給定的驅動器，動態功耗由下式計算 p cl vdd2 f cl是電容負載，vdd是電源電壓，f是開關頻率。總功耗是每個驅動器功耗之總和。在vdd固定的情況下，降低內部功耗就要降低平均邏輯開關頻率，減少每個時鐘沿處的邏輯開關總數 減少連線網路，特別是高頻訊號連線網路中的電容值。對低功率設計，需...
低功耗設計技術（上）
低功耗設計的原因 發熱，輻射，電池容量，環境，電遷移在高電流下導致的金屬短路斷路問題，熱載流子效應，ir drop，雜訊幅度 積體電路設計流程及對應的低功耗技術 系統 架構設計 軟硬體分離，架構的比較與選定，並行或流水線設計，單元模組的選定 rtl設計 門控時鐘，運算元隔離，記憶體分割 綜合 低功耗...
低功耗設計
在數字系統中功耗主要包括動態功耗和靜態功耗。cmos的動態功耗 是訊號在0和1變化之間，電容充放電所消耗的功耗。我們知道，不僅僅cmos器件有寄生電容，導線間也有電容。將電容c充電到電壓vdd所需要的能量cvdd 2。降低動態功耗技術 1 動態電壓調節 2 動態處理溫度補償 3 門控時鐘和可變頻率時...