低功耗設計的原因：發熱，輻射，電池容量，環境，電遷移在高電流下導致的金屬短路斷路問題，熱載流子效應，ir drop，雜訊幅度
積體電路設計流程及對應的低功耗技術
系統/架構設計：軟硬體分離，架構的比較與選定，並行或流水線設計，單元模組的選定
rtl設計：門控時鐘，運算元隔離，記憶體分割
綜合：低功耗綜合
版圖設計：門控時鐘的時鐘樹綜合（cts），低功耗布局佈線
功耗組成：動態功耗，靜態功耗（貫通電流，漏電流）
動態功耗：p = cv^2fα。c：負載電容，v：供電電壓，f：時鐘頻率，α：切換頻率
短路功耗：psc（nmos，pmos工作在飽和區，ids相等求最大短路電流）
漏電流功耗：junction leak，sub-threshold leak，gate leak
低功耗技術分類：器件和電路技術，架構和系統技術，eda技術
cmos，inveter，傳輸門，d-latch ，d-ff
門控時鐘：加使能訊號，dff前加與門和鎖存器（防止使能訊號抖動）
門控時鐘導致的問題（時鐘樹綜合問題）：不同使能訊號控制的觸發器分組，電路分離與緩衝器的加入，cg的布局佈線
對於nmos，下降時間tfall（10%）= rcloge10=cloge10/βn（vdd - vthn），所以希望c小，βn大，vdd大。
對於pmos，下降時間trise（10%）= rcloge10=cloge10/βp（vdd - vthn），所以希望c小，βp大，vdd大。
可見，供電電壓vdd越大，電路延遲越小，效能越好，但是功耗會增加。
流水線設計可以增加電路的吞吐量
動態功耗的減少：減少 p =αfcv^2 中的α
運算元隔離：四輸入mux的例子（面積增加）
預計算：n位元比較器，通過預計算電路比較最高位，產生使能訊號控制低位是否需要比較；加法器，通過最高位預先判斷是否溢位（效果要具體問題具體分析）
匯流排編碼技術：根據尺寸縮小原理，線電容增加，線功耗會增加
資料匯流排隨機變化，位址匯流排按順序變化
資料匯流排的低功耗方法：
資料表示方法（編碼方式）的選擇，比如對於1、0、-1交替出現的情況，用原碼比補碼好
匯流排翻轉編碼，如果匯流排上此次資料和上次資料的漢明距離大於總位數的一半，則需要在傳送處和接收處翻轉，為了匯流排上的訊號盡量少地改變，電路要會畫（漢明距離的判斷，額外1位元，異或）
資料傳輸順序，通過改變資料的傳輸順序來減少開關操作（由編譯器完成）
格雷碼：連續變化特性
不傳輸所有位元，只傳輸改變的值（加1 減1）
漏電流：結漏，亞閾值漏，柵漏
結漏：隨著光刻技術的演變，導致的高濃度的摻雜物和結晶缺陷
亞閾值漏：低的vth
柵漏：柵極的絕緣層太薄
漏電流會減少電池壽命，兩種解決方案：斷電（注意資料儲存問題），減小漏電流
減小亞閾值漏電流的方法
mtcmos：電源開關，pmos連vdd，nmos連gnd，注意壓降要在可接受範圍
vtcmos：vbb控制，負vbias，耗盡區增大，vth增加
dual-vth 技術：在乙個電路中同時應用不同vth的器件，重要器件用高vth，非重要器件用低vth
多電壓設計 ：如cpu和ram用高電壓，其他外圍模組低電壓
減小柵極漏電流的方法：
從材料，工藝，器件角度改善（用高電介質材料）
設計角度：類似mtcmos，厚氧化層的nmos(高vth)連gnd，形成虛擬地，主迴路用薄氧化層mos（低vth）
低功耗FPGA設計技術
對設計中給定的驅動器，動態功耗由下式計算 p cl vdd2 f cl是電容負載，vdd是電源電壓，f是開關頻率。總功耗是每個驅動器功耗之總和。在vdd固定的情況下，降低內部功耗就要降低平均邏輯開關頻率，減少每個時鐘沿處的邏輯開關總數 減少連線網路，特別是高頻訊號連線網路中的電容值。對低功率設計，需...
低功耗設計技術（下）
毛刺glitch 由組合電路中的訊號抖動導致 減少毛刺的方法 1 在合適的位置加上buffer 通過eda工具實現 2 加入觸發器同步 減少電晶體的數量就可以減少開關次數 表示式化簡，複合門，傳輸門 要考慮的功耗 平均功耗，最大功耗，待機功耗，關斷模式下的功耗，記憶體維持功耗，睡眠模式功耗 器件 電...
低功耗設計
在數字系統中功耗主要包括動態功耗和靜態功耗。cmos的動態功耗 是訊號在0和1變化之間，電容充放電所消耗的功耗。我們知道，不僅僅cmos器件有寄生電容，導線間也有電容。將電容c充電到電壓vdd所需要的能量cvdd 2。降低動態功耗技術 1 動態電壓調節 2 動態處理溫度補償 3 門控時鐘和可變頻率時...