STA分析 三 cmos模型

2021-09-07 00:23:20 字數 2628 閱讀 4107

cmos積體電路的基本結構是以p型材料作為襯底(p-substrate),直接生成nmos,

同時增加n肼(n-well),在其上製造pmos。

增加兩個bulk(p+,n+)防止非mos管內的pn結反偏。

nmos一般放在pull-down結構中,pmos一般放在pull-up結構中。

nmos與pmos均採用增強型的型別,這樣便於控制channel length。

bulk端和gate,source,drain通過metal層引出。

在基本的invert中,nmos的drain與pmos的source相連,nmos的gate與pmos的gate相連。nmos在gate通入vdd時,source與drain相通,此時因為

nmos處於pull-down結構中,所以輸出0,即反相器功能。而pmos在gate通入vss時,才會導通。

nand門,考慮低電平,即兩個輸入1時,才會輸出零。所以nmos串聯,pmos併聯。

nor門,同樣考慮低電平,只要有乙個輸入1時,就會輸出零。所以nmos併聯,pmos串聯。

standard cells一般可以包括and,or,nand,nor,and-or-invert,or-and-invert,flip-flop。  xor(異或),xnor(異或非)

即功能時序都已定義好(functionality and timing are pre-characterized).

動態功耗發生在cmos cells的charging 和 discharging。靜態功耗一般就是leakage的概念。  

關於邏輯定義,一般以vdd和process為基礎,來定義vihmin和vilmax。vdd---vihmin即為高電平,vilmax---0即為低電平。

cmos cells的建模:建模一般從rcl三個方面來說,乙個cell的輸出引腳的capacitance是三部分的和。cell的所有的input capacitance,wire segment

的capacitance,cell的output capacitance。 l一般指互聯線之間的干擾。r一般是mos管的等效電阻。

一般來說cell的設計,無論pull-up還是pull-down結構都具有相似的驅動能力(drive strength). pull-up 或 pull-down的resistance越

小,驅動能力越強,fanouts可以越多,capacitive load可以更大。

1)由rc時間常數決定的,乙個cell的output,是指數型的增加或減少。     

2)propagation delay,以invert為例來進行說明。輸入到輸出會有兩個延時引數,output fall delay(tf); output rise delay (tr)

delay的測量通過,在lib檔案中會來說明乙個threshold point。

input_threshold_pct_fall :50.0                             output_threshold_pct_fall :50.0

input_threshold_pct_rise :50.0                            output_threshold_pct_rise :50.0

3)slew rate:測量方式transition time。在lib檔案中的說明。其中slew time就是30%---70%的時間。

slew_lower_threshold_pct_fall :30.0                    slew_lower_threshold_pct_fall :30.0

slew_upper_threshold_pct_rise :70.0                   slew_upper_threshold_pct_rise :70.0  

4)skew:資料或時鐘兩個訊號之間的時序差。例如,clock skew指時鐘樹中不同兩個end point之間的時間差。包含在uncertainty中,

可以用set_clock_uncertainty來設定。

clock latency指clock source到乙個end point之間的時差。set_clock_latency來設定。

5)從source到destination總會有多個path,總會有乙個max path,乙個min path。timing check總會歸結到這兩條路徑。

6)operating conditions:process voltage temperature,pvt。process越快,delay越小。voltage越大,delay越小。如果不發

生temperature inversion,temperature越小,delay越小。

三種典型的環境:wcs,typ,bcs做後仿時,sdf檔案會不同。

三種lib cells:lvt,vt low, switching time fast, leakage high.

hvt,vt high, slow, leakage low.   (應用最多)

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