下面用兩種方式產生偽隨機序列產生器
只要學習過數電知識的應該都不難理解上圖時序邏輯電路
module pn_gen(clk,n_rst,y); //利用verilog編寫，在vivado**實現
input clk,n_rst;
output [7:0] y;
reg [7:0] lfsr,lfsr_next;
reg [7:0] feedback;
always @(posedge clk)
begin
if(!n_rst)
lfsr = 8'b0000_0000;
else
lfsr = lfsr_next;
endalways @(lfsr)
begin
feedback = lfsr[7]^(~|lfsr[6:0]); //根據上圖移位暫存器
lfsr_next[7] = lfsr[6];
lfsr_next[6] = lfsr[5];
lfsr_next[5] = lfsr[4];
lfsr_next[4] = lfsr[3];
lfsr_next[3] = lfsr[2];
lfsr_next[2] = lfsr[1];
lfsr_next[1] = lfsr[0];
lfsr_next[0] = feedback;
endassign y = lfsr;
endmodule
void pn_seq_gen(ap_uint<8> *pn_out_8) //用c語言編寫，在vivadohls實現生成ip核
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