（參考大大大神 杜老師實驗）
關於本實驗採用的vga引數解釋（800*600@72hz）
800*600解析度
800：行同步訊號區間內，應該連續傳送800個有效的rgb資料。（此時有效訊號是rgb資料）
600：場同步訊號區間內，應該連續傳送600個有效的行訊號。（此時有效訊號是行訊號。）
《同步頭訊號：下降沿可作為同步訊號 >
行訊號：乙個完整的行訊號是由行同步訊號和rgb訊號組成的，在本次試驗中，乙個行訊號中要包含800個rgb訊號。
綜上，乙個行訊號由56+120+64+800=1040個週期時鐘構成。
場訊號：乙個場訊號是由若干行同步訊號和有效訊號的行訊號組成的。乙個場訊號要包含600個行訊號。
綜上，乙個場訊號由37+6+23+600=666個行同步訊號構成。
一幀資料（即乙個場訊號）的時間為：1/f=1/72，所以時鐘週期為t=(1/72*1040*666)，大約是50mhz。vga介面並沒有時鐘訊號，我們平時說的時鐘是指處理器內部運算時候的時序依據，這個時鐘訊號與vga顯示器的重新整理頻率有關，特別是在結合fpga時很重要。
對於vga的介面模擬電壓，為0~0.714v，0代表無色，0.714代表滿色，fpga輸出3.3v，所以還必須要經過dac的轉換。
Verilog學習筆記（四）
initial語句 在 中只執行一次，用於初始化變數，描述一次性行為，在 時刻0開始執行。下面是initial語句的示例 timescale 1ns 1ns moduletest pop,pid outputpop,pid regpop,pid initial begin pop 0 語句1。pid...
Verilog學習筆記（五）
verilog的結構化描述形式 在veriloghdl中可使用如下方式描述結構 1 內建門原語 在門級 2 開關級原語 在電晶體級 3 使用者定義的原語 在門級 4 模組例項 建立層次結構 在這一例項中，模組包含門的例項語句，也就是說包含內建門xor and和or的例項語句。門例項由線網型別變數s1...
Verilog學習筆記（二） 模組
模組是 verilog 的基本描述單位，用於描述某個設計的功能或結構及其與其他模組通訊的外部埠。乙個設計的結構可使用開關級原語 門級原語和使用者定義的原語方式描述 設計的資料流行為使用連續賦值語句進行描述 時序行為使用過程結構描述。乙個模組可以在另乙個模組中使用。乙個模組的基本語法如下 module...