書目：verilog hdl數字設計與綜合第二版 夏宇聞
第六章二、延遲
1、普通賦值延遲：取延遲時間足夠前運算元最新值計算：assign #10 out=in1 & in2
2、隱式賦值延遲：wire #10 out = in1 & in2
3、線網宣告延遲：任何時候該線網賦值都會延遲：wire #10 out
三、表示式、運算元、操作符
1、運算元：常數、整數、實數、線網、暫存器、時間、位選、儲存器、函式呼叫
2、操作符
（1）算術：*、/、+、-、%（取模）、**（求冪）
（2）邏輯：！、&&、||
（3）關係：<、>、>=、<=
(4) 等價：=、!=（不等）、=（case相等）、！==（case 不等）
（5）按位：、&、|、^、^或~^
（6）縮減：&、&、||、、
或^（7）移位：>>、<<、<<<、>>>(算術右移)
（8）拼接： 複製：}
（9）條件：？：
3、如果運算元任意以為為x，結果全為x
4、取模結果符號取第乙個運算元符號
5、優先順序：單目運算、乘除取模、加減、移位、關係、等價、縮減、邏輯、條件
Verilog學習小白筆記（八）
書目 verilog數字設計與綜合第二版 夏宇聞 十四章一 邏輯綜合 1 邏輯綜合是在標準單元庫和特定的設計約束的基礎上，把設計的 高層次描述轉化為優化的門級網表的過程 二 verilog hdl綜合 1 目前都是在暫存器傳輸級層次使用硬體描述語言編寫設計，再進行綜合 2 可進行邏輯綜合的結構 埠，...
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