模組是
verilog
的基本描述單位，用於描述某個設計的功能或結構及其與其他模組通訊的外部埠。乙個設計的結構可使用開關級原語、門級原語和使用者定義的原語方式描述; 設計的資料流行為使用連續賦值語句進行描述; 時序行為使用過程結構描述。乙個模組可以在另乙個模組中使用。
乙個模組的基本語法如下：
module module_name(port_list) ;
...endmodule
說明部分用於定義不同的項，例如模組描述中使用的暫存器和引數。語句定義設計的功能和結構。說明部分和語句可以散布在模組中的任何地方；但是變數、暫存器、線網和引數等的說明部分必須在使用前出現。為了使模組描述清晰和具有良好的可讀性, 最好將所有的說明部分放在語句前。本書中的所有例項都遵守這一規範。
乙個半加器電路的模組。
modulehalfadder (a, b, sum, carry) ;
input a, b;
//輸入
output sum, carry;
//輸出
assign #2 sum = a ^ b;
//賦值
assign #5 carry = a & b;
//賦值
endmodule
模組的名字是halfadder。模組有4個埠: 兩個輸入埠a和b，兩個輸出埠sum和carry。由於沒有定義埠的位數, 所有埠大小都為1位；同時, 由於沒有各埠的資料型別說明, 這四個埠都是線網資料型別。模組包含兩條描述半加器資料流行為的連續賦值語句。從這種意義上講，這些語句在模組中出現的順序無關緊要，這些語句是併發的。每條語句的執行順序依賴於發生在變數a和b上的事件。
注意兩個語句是併發的，與語句寫的先後順序無關。
在模組中，可用下述方式描述乙個設計：
1) 資料流方式;
2) 行為方式;
3) 結構方式;
4) 上述描述方式的混合。
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