這段時間，由於專業課程上的安排，學習到了verilog硬體描述語言，實際去用的時候會遇到比較多的問題，簡單在這裡記一下。
1.v檔案編譯錯誤
/error: d:/mentorsim/examples/p8.v(7): (vlog-2110) illegal reference to net 「qout」./*
出現該錯誤，將always模組中被賦值的訊號量設定為reg型，預設為wire型無法進行賦值操作。
2.連續賦值語句assign使用中的注意事項
（1）賦值目標只能是wire型
（2）在連續賦值語句中，只要賦值語句右邊表示式任何乙個變數有變化，表示式立即被計算，重新賦值（如果沒有定義延時。）
（3）連續賦值語句不能出現在過程快中
（4）多個連續賦值語句之間是並行關係，與位置順序無關
linux學習簡記
解析度命令 su wm size 1080x1920 mount sdcard mount.txt mount檢視掛載點 是定向輸出到檔案，如果檔案不存在，就建立檔案 如果檔案存在，就將其清空 是將輸出內容追加到目標檔案中,如果檔案不存在，就建立檔案 如果檔案存在，則將新的內容追加到那個檔案的末尾，...
Vue學習簡記
一 插值 v text 插入文字 v html 可以插入標籤 插入文字資訊 二 條件語句 v show 適用於只改變一次 v if，v else，v else if 適用於可多次改變 v for 迴圈語句，可渲染列表 key 主鍵 v for指令需要使用item in items形式的特殊語法，其中...
verilog學習記（verilog翻譯成c）
有的時候，寫verilog 時，不太確定是否正確，會寫一段偽c 來進行驗證，比如 module sum input clk,input rst,output 15 0 cnt reg 15 0 data always posedge clk or negedge rst if rst data 16...