硬體平台：zynq xcz7020
編碼器：歐姆龍e6b2 500線編碼器。
實現功能：每5ms測速週期對編碼器進行脈衝計數，換算得到轉速，並根據ab相關係得到旋轉方向。
在寫這塊**的時候也遇到了一些問題，程式雖小但也涉及到一些veilog中易錯的點。**如下
module encoder(
input clk_i,
input rst_n,
input encodera_i,//編碼器為500線
input encoderb_i,
output [31:0] speed_o,
output dir_o
);reg [18:0] clk_cnt;//fpga頻率計數
reg [31:0] speed=0;
reg dir=0;//0 正方向 1反方向
reg stop;
always@(posedge clk_i) begin
if(rst_n==0) begin
clk_cnt<=0;
endelse
begin
if(clk_cnt==19
'd50_0000) begin //100mhz時鐘計時5ms
clk_cnt<=0;
stop<=1;
endelse
begin
clk_cnt<=clk_cnt+1
'd1;
stop<=0;
endendend
reg[18:0] a_cnt;
always@(posedge encodera_i) begin
if(encoderb_i==1
'b1)
dir<=1;
else
dir<=0;
endalways@(posedge encodera_i or negedge rst_n or posedge stop) begin
if(rst_n==0)
a_cnt<=0;
else
begin
if(stop==1) begin
a_cnt<=0;
endelse
a_cnt<=a_cnt+1;
endend always@(*)begin
if(clk_cnt==19
'd49_9999)begin
speed<=24*a_cnt;//speed 單位為 r/min 24是5ms測速週期
//的單位換算係數
endelse speed<=speed;
endassign speed_o = speed;
assign dir_o = dir;
endmodule
若有問題請大家批評指正
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