pll就是phase-locked loop,鎖相環。在許多場合，我們需要獲得乙個和輸入訊號或者載波同頻同相的本地訊號，這就要用到pll，它是當前頻率合成常用手段之一。其結構如下：
pd是鑑相器，用於檢測兩個輸入訊號的相位差，有數字方式的也有模擬方式。模擬方式最好理解，設輸入訊號分別為cos(wt+a)和cos(wt+b),兩者相位不同，經過乙個乘法器:
cos(wt+a)*cos(wt+b)=0.5cos(2wt+a+b)+0.5cos(a-b)
這樣我們就得到了乙個直流分量0.5cos(a-b)，只要後面的lpf能夠將這個直流分量濾出來就可以控制vco了。不過這種結構已經不用了，因為容易出現振幅調製現象。現在的鑑相器都採用數字結構，設計簡單，效果也好。不過用這種原始的模擬方法來理解鑑相器的原理是個不錯的選擇。數字架構的鑑相器實現方式也有幾種，時間原因，有機會再和大家**。
lpf濾波器，將鑑相器輸出訊號變為直流訊號來控制vco，濾波器大家應該都比較熟悉了，種類很繁多，設計技巧也太多了，一篇博文根本寫不下，專著很多大家可以查閱，這裡只是舉個例子，如下圖是乙個運放構成的有源濾波器：
優點是可以有效驅動下一級的vco，設計關鍵是頻寬，如果頻寬太窄，運放帶來的相位滯後，很有可能導致整個電路的不穩定；與之相反，如果頻帶太寬引入的雜訊有太大，需要相互兼顧，極端偏頗是行不通的。電路設計中這樣的矛盾很多，如何拿捏那個度往往是設計的難題，但恰恰也正是電路設計的樂趣所在。
div分頻器，這個可用的ic很多，電路也很簡單，大家拿過來直接用就好了，在vhf頻段這並不是設計難題，不過vhf並不是很高的頻段，只有30mhz到300mhz，距離釐公尺波公釐波還遠著呢，設計難度很低，隨頻率的提高，分頻器的問題也有很多，功耗怎麼解決，工作頻段如何提公升，都是很好的課題，之前也做了半年這方面的改進嘗試，還是很有趣味很有挑戰的。
最後，如何衡量乙個pll電路的好壞呢，主要是從以下三個方面著手，雜訊、動態效能和穩定度，一款優秀的pll在這三個方面應該都有比較好的表現。
PLL 鎖相環 電路原理
最近在看系統時鐘，網上找了幾篇關於鎖相環資料，拼了一篇文件，覺得自己看明白了，分享出來 一 pll 鎖相環 電路原理 在通訊機等所使用的振盪電路，其所要求的頻率範圍要廣，且頻率的穩定度要高。無論多好的lc振盪電路，其頻率的穩定度，都無法與晶體振盪電路比較。但是，晶體振盪器除了可以使用數位電路分頻以外...
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PLL 配置後的復位設計
很多fpga設計中都會涉及到多個時鐘，使用器件內部的pll或者dll會使得多個時鐘的管理變得更加容易。但是當多個時鐘都是用pll dll產生時，他們的系統復位訊號如何設計才更加穩定呢？在上一章 fpga 復位設計 的內容裡提出了非同步復位 同步釋放的方法，那麼在系統復位後 pll時鐘輸出前，即系統的...