PLL 鎖相環電路原理

最近在看系統時鐘，網上找了幾篇關於鎖相環資料，拼了一篇文件，覺得自己看明白了，分享出來

（一）

pll(鎖相環)電路原理

在通訊機等所使用的振盪電路，其所要求的頻率範圍要廣，且頻率的穩定度要高。無論多好的lc振盪電路，其頻率的穩定度，都無法與晶體振盪電路比較。但是，晶體振盪器除了可以使用數位電路分頻以外，其頻率幾乎無法改變。如果採用pll(鎖相環)(相位鎖栓迴路，phaselockedloop)技術，除了可以得到較廣的振盪頻率範圍以外，其頻率的穩定度也很高。此一技術常使用於收音機，電視機的調諧電路上，以及cd唱盤上的電路。

一 pll(鎖相環)電路的基本構成

pll(鎖相環)電路的概要

圖1所示的為pll(鎖相環)電路的基本方塊圖。此所使用的基準訊號為穩定度很高的晶體振盪電路訊號。

此一電路的中心為相位此較器。相位比較器可以將基準訊號與vco (voltage controlled oscillator……電壓控制振盪器)的相位比較。如果此兩個訊號之間有相位差存在時，便會產生相位誤差訊號輸出。

(將vco的振盪頻率與基準頻率比較，利用反饋電路的控制，使兩者的頻率為一致。)

利用此一誤差訊號，可以控制vco的振盪頻率，使vco的相位與基準訊號的相位(也即是頻率)成為一致。

pll(鎖相環)可以使高頻率振盪器的頻率與基準頻率的整數倍的頻率相一致。由於，基準振盪器大多為使用晶體振盪器，因此，高頻率振盪器的頻率穩定度可以與晶體振盪器相比美。

只要是基準頻率的整數倍，便可以得到各種頻率的輸出。

從圖1的pll(鎖相環)基本構成中，可以知道其是由vco，相位比較器，基準頻率振盪器，迴路濾波器所構成。在此，假設基準振盪器的頻率為fr，vco的頻率為fo。

在此一電路中，假設fr>fo時，也即是vc0的振盪頻率fo比fr低時。此時的相位比較器的輸出pd會如圖2所示，產生正脈波訊號，使vco的振盪器頻率提高。相反地，如果fr

(此為利用脈波的邊緣做二個訊號的比較。如果有相位差存在時，便會產生正或負的脈波輸出。)

此一pd脈波訊號經過迴路濾波器(loopfilter)的積分，便可以得到直流電壓vr，可以控制vco電路。

由於控制電壓vr的變化，vco振盪頻率會提高。結果使得fr=f。在f與f的相位成為一致時，pd端子會成為高阻抗狀態，使pll(鎖相環)被鎖栓(lock)。

相位比較器的工作原理

此所說明的相位比較器為相位．頻率比較器(pfc：phase-frequency comparator)之型式，後述之lsimc145163p便內藏有此一電路。

此一型式的相位此較器並非只做

所謂相位差利時△與時間t的關係為

在只做相位檢出的場合，例如，可能分辨不出是延遲300°或前進60°。可是，在相位-頻率比較器中，如果fr>fo則被視為是相位延遲。

迴路濾波器的選擇方法

迴路濾波器的時間常數與pll(鎖相環)控制的良否有很大的關係。其詳細的計算方法雖然不在此說明，但是，基準頻率fr為l0khz時，輸往迴路濾波器的脈波週期為0.1ms。

為了保持電壓值vr而增大迴路濾波器的時間常數時，便無法追蹤vco的振盪頻率的變化。如果時間常數太小時，會在vr上出現漣波，使pll(鎖相環)的穩定度惡化。

因此，根據經驗，迴路濾波器的時間常數，選擇大約為基準頻率的週期(1/fr)的數百倍。在此選擇約為數十ms。

(二)

鎖相環是一種控制晶振使其相對於參考訊號保持恆定相位的電路，在數字通訊系統中使用比較廣泛。目前微處理器或dsp整合的片上鎖相環，主要作用則是通過軟體實時地配置片上外設時鐘，提高系統的靈活性和可靠性。此外，由於採用軟體可程式設計鎖相環，所設計的系統處理器外部允許較低的工作頻率，而片內經過鎖相環微處理器提供較高的系統時鐘。這種設計可以有效地降低系統對外部時鐘的依賴和電磁干擾，提高系統啟動和執行的可靠性，降低系統對硬體的設計要求。

tms320f28l2處理器的片上晶振和鎖相環模組為核心及外設提供時鐘訊號，並且控制器件的低功耗工作模式。片上晶振模組允許使用2種方式為器件提供時鐘，即採用內部振盪器或外部時鐘源。如果使用內部振盪器，必須在xi/xclkin和x2這兩個引腳之間連線乙個石英晶體，一般選用30mhz。如果採用外部時鐘，可以將輸人的時鐘訊號直接接到xi/xclkin引腳上，而x2懸空，不使用內部振盪器。晶體振盪器及鎖相環模組結構如圖1 所示。

圖1 晶體振盪器及鎖相環模組

外部xplldis引腳可以選擇系統的時鐘源。當xplldis為低電平時，系統直接採用外部時鐘或外部晶振作為系統時鐘；當xplldis為高電平時，外部時鐘經過pll倍頻後為系統提供時鐘。系統可以通過鎖相環控制暫存器來選擇鎖相環的工作模式和倍頻的係數。表1列出了鎖相環配置模式。

表1 鎖相環配置模式

鎖相環模組除了為c28x核心提供時鐘外，還通過系統時鐘輸出提供快速和慢速2種外設時鐘，如圖2所示。而系統時鐘主要通過外部引腳xplldis及鎖相環控制暫存器進行控制。因此，在系統採用外部時鐘並使能pll（xplldis＝1）的情況下，可以通過軟體設定c28x核心的時鐘輸人。

圖2 處理器內部時鐘電路

如果xplldis為高電平，使能晶元內部鎖相環電路，則可以通過控制暫存器pllcr軟體設定系統的工作頻率。但要注意，在通過軟體改變系統的工作頻率時，必須等待系統時鐘穩定後才可以繼續完成其他操作。此外，還可以通過外設時鐘控制暫存器使能外設時鐘。在具體的應用中，為降低系統功耗，不使用的外設最好將其時鐘禁止。外設時鐘包括快速外設和慢速外設兩種，分別通過hispcp和lospcp暫存器進行設定。下面給出改變鎖相環倍頻係數和外設時鐘的具體應用程式。

PLL 鎖相環電路原理

PLL 鎖相環電路原理

學習日記 PLL鎖相環

PLL鎖相環及其locked訊號

PLL 鎖相環 電路原理

PLL 鎖相環 電路原理

學習日記 PLL鎖相環

PLL鎖相環及其locked訊號

相關推薦

PLL 鎖相環電路原理

PLL 鎖相環電路原理