2012-03-15
16:35
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在電路中，我們經常接觸到上、下拉電阻的概念，它們到底有什麼作用？為什麼？這個問題並不單純，因為這個問題本身就不夠具體，因為不同的應用場合，它們的作用和使用的原因是不同的！下面我結合網上查閱的資料和自己的理解總結一下，大多取自網路，故特別標記為**。
1、對於高阻態的情形
例如有些匯流排為三態匯流排，也就是高、低和高阻態，當匯流排置為高阻態時，電平是不確定的，對匯流排驅動的電路來說，預設應該是高還是低？這是我們選擇上拉還是下拉電阻的考慮動因，預設高，則上拉；預設低，則下拉。
2、對於oc（集電極開路）和od（漏極開路）的情形
由於數字應用時電晶體工作在飽和和截止區，對負載電阻要求不高，電阻值小到只要不小到損壞末級電晶體就可以，大到輸出上公升時間滿足設計要求就可，隨便選乙個都可以正常工作。但是乙個電路設計是否優秀這些細節也是要考慮的。集電極輸出的開關電路不管是開還是關對地始終是通的，電晶體導通時電流從負載電阻經導通的電晶體到地，截止時電流從負載電阻經負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統設計中是要盡量避免的，如果電阻選擇大又會帶來訊號上公升沿的延時，因為負載的輸入電容在上公升沿是通過無源的上拉電阻充電，電阻越大上公升時間越長，下降沿是通過有源電晶體放電，時間取決於器件本身。因此設計者在選擇上拉電阻值時，要根據系統實際情況在功耗和速度上兼顧。
對於oc和od電路的上拉電阻的計算，其實就是oc或od輸出的那個負載電阻的計算，當然還要考慮管子的工作狀態和下一級的負載大小。
3、增大輸出引腳的驅動能力時，往往加上拉電阻。
4、在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。
5、抗干擾
a:晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限增強抗干擾能力。
b:提高匯流排的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。
6、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
補充知識：
輸入、輸出（io）：
從ic(mos工藝)的角度,分別就輸入/輸出引腳做一解釋:
1. 對晶元輸入管腳, 若在系統板上懸空(未與任何輸出腳或驅動相接)是比較危險的.因為此時很有可能輸入管腳內部電容電荷累積使之達到中間電平(比如1.5v), 而使得輸入緩衝器的pmos管和nmos管同時導通, 這樣一來就在電源和地之間形成直接通路, 產生較大的漏電流, 時間一長就可能損壞晶元。並且因為處於中間電平會導致內部電路對其邏輯(0或1)判斷混亂。接上上拉或下拉電阻後, 內部點容相應被充(放)電至高(低)電平, 內部緩衝器也只有nmos(pmos)管導通, 不會形成電源到地的直流通路. (至於防止靜電造成損壞,
因晶元管腳設計中一般會加保護電路, 反而無此必要)。
2. 對於輸出管腳:
1)正常的輸出管腳(push-pull型), 一般沒有必要接上拉或下拉電阻。
2)od或oc(漏極開路或集電極開路)型管腳,這種型別的管腳需要外接上拉電阻實現線與功能(此時多個輸出可直接相連。典型應用是: 系統板上多個晶元的int(中斷訊號)輸出直接相連, 再接上一上拉電阻, 然後輸入mcu的int引腳, 實現中斷報警功能)。
其工作原理是:
在正常工作情況下, od型管腳內部的nmos管關閉, 對外部而言其處於高阻狀態, 外接上拉電阻使輸出位於高電平(無效中斷狀態); 當有中斷需求時, od型管腳內部的nmos管接通, 因其導通電阻遠遠小於上拉電阻, 使輸出位於低電平(有效中斷狀態)。針對mos 電路上下拉電阻阻值以幾十至幾百k為宜。
(注: 此回答未涉及ttl工藝的晶元, 也未曾考慮高頻pcb設計時需考慮的阻抗匹配, 電磁干擾等效應)
關於I O上下拉電阻的應用總結
數位電路有三種狀態 高電平 低電平和高阻狀態。但有些場合卻不希望出現高阻狀態，通過上拉電阻或者下拉電阻就可以是電路處於穩定的狀態，具體視設計要求而定。上下拉電阻的應用道理類似，下面就以上拉電阻為例說明 1.上拉電阻的作用 當前端邏輯輸出驅動輸出的高電平低於后級邏輯電路輸入的最低高電平是，就需要在前級...
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上下拉電阻
上下拉電阻定義 1 上拉就是將不確定的訊號通過乙個電阻嵌位在高電平！電阻同時起限流作用！下拉同理 2 上拉是對器件注入電流，下拉是輸出電流 3 弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分 4 對於非集電極 或漏極 開路輸出型電路 如普通閘電路 提公升電流和電壓的能力是有限的，上拉電阻的功能主要是為...