關於I O上下拉電阻的應用總結

數位電路有三種狀態：高電平、低電平和高阻狀態。但有些場合卻不希望出現高阻狀態，通過上拉電阻或者下拉電阻就可以是電路處於穩定的狀態，具體視設計要求而定。上下拉電阻的應用道理類似，下面就以上拉電阻為例說明：

1.上拉電阻的作用

① 當前端邏輯輸出驅動輸出的高電平低於后級邏輯電路輸入的最低高電平是，就需要在前級的輸入端接上拉電阻，以提高輸出高電平的值；同時提高晶元輸入訊號的雜訊容限，以增強抗干擾能力。

②為加大高電平輸出時引腳的驅動能力，有的微控制器引腳上也常使用上拉電阻。

③oc門必須加上上拉電阻是引腳懸空有確定的狀態，實現「線與」功能

④在cmos晶元上，為了防止靜電造成損壞，不用的引腳不能懸空，一般都要接上上拉電阻降低輸入阻抗，提供洩荷通路。

⑤引腳懸空比較容易受到外界電磁干擾，加上拉電阻可以提高匯流排的抗電磁干擾能力。

⑥長線傳輸中電阻不匹配容易引起反射波阻抗，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

2.上拉電阻阻滯的選擇原則

上拉電阻阻值的選擇原則包括：

①從節約功耗及晶元的灌電流能力考慮應該足夠大。電阻越大，電流越小。

②從確保足夠的驅動電流考慮應該足夠小。電阻越小，電流越大。

③對於高速電路，過大的上拉電阻可能是邊沿變平緩。

綜合考慮以上三點，通常在1~10kω之間選取。上拉電阻的組織大小主要是要顧及埠低電平吸入電流的能力。例如，在5v電壓下，加1kω上拉電阻，將會給埠低電平狀態增加5ma的吸入電流。在埠能承受的條件下，上拉電阻小一點為好。對下拉電阻也有類似的道理。

同時對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要應考慮一下幾個元素：

①驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但是功耗越大，設計時應注意兩者之間的均衡。

②下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

③高低電平的設定。不同的電路對高低電平的門檻電壓會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在0電平門檻之下。

④頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成rc延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

3.oc門上拉電阻值得確定

oc門輸出高電平時是乙個高阻態，其上拉電流由上拉電阻來提供。電阻應選用經過計算後與標準值最相近的乙個。設輸入的電流不大於100μa，設輸出口的驅動電流約為500μa，標準工作電壓5v。輸入口的高低電平門限為0.8v（低於此值為低電平），高電平門限值為2v，計算方法如下：

①500μa×8.4kω=4.2v 即選大於8.4kω時輸出端能下拉至0.8v以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則組織可見小，保證下拉時能低於0.8v即可。

②當輸出高電平時，忽略管子的漏電流，兩輸入口需要200μa。200μa×15kω=3v即上拉電阻壓降為3v，輸出口可達到2v，次阻值為最大阻值，再大就拉不到2v了。選10kω即可。

上述僅僅是原理,用一句話可概括為：輸出高電平是要有足夠的電流給後面的輸入口，輸出低電平要限制住吸入電流的大小