一、基本概念
1．時序：時鐘和資料的對應關係
2．約束：告訴綜合工具，我們希望時序達到什麼樣的標準
3．違例：時序達不到需要的標準
4．收斂：通過調整布局佈線方案來達到這個標準
5．靜態時序分析：電路未跑起來時，延時等已知，以此分析時序
6．動態時序分析：電路跑起來，如modelsim軟體（理想狀態）
二、時序分析基本模型
模型分為以下四種：（注：pad指管腳）
知識補充：
1、全域性時鐘：fpga時鐘到各個暫存器的時間非常接近。
2、自分頻時鐘：走的是資料線，到各個暫存器的時間差異非常大。
三、理想狀態的建立時間和保持時間
1、建立時間 time setup
(1) 接收時鐘上公升沿前，傳送資料要準備好的時間
(2) tsu = 資料鎖存沿（
latch）-
資料傳送沿（
lanch）=
時鐘週期
2、保持時間 time hold
(1) 接收時鐘上公升沿后，傳送資料要保持住的時間
(2) th = 傳送端資料變化時
- 接收端資料鎖存
= 03、補充
(1) d觸發器
本身也有
建立/保持時間
的概念，稱之為暫存器建立時間門限和暫存器保持時間門限，這是一
個固有屬性，是確定的、不變的。
當理想狀態時，我們討論建立/保持時間就相當於討論
d觸發器的這一固有屬性。
(2) fpga所有時序問題，根本原因都是
「建立時間和保持時間
」的問題
。(3) 解決建立時間不足的方法是「減少延時
」，而解決保持時間不足的方法是
「增加延時」。
4、符號說明
四、建立時間餘量和保持時間餘量
1、時間
2、最小時間（餘量為0）
3、最小時鐘週期
4、組合邏輯最大延時
TIMING 01 時序約束與時序分析引導篇
筆者前段時間推出axi匯流排ip核系列部落格 傳送門在此 現在有要推出時序約束和時序分析的系列文章了。這兩個系列的文章有著乙個共同特點，那就是大多數培訓機構和開發板的資料教程不講，或則只講些皮毛，更有離譜的是不同的人對同乙個約束存在不同的理解，對於還沒有入門的人很難分辨哪個對哪個錯了。時序約束與時序...
FPGA系列5 時序分析（時序模型）
該時序模型的要求為 tclk tco tlogic trouting tsetup tskew 其中，tco為發端暫存器時鐘到輸出時間 tlogic為組合邏輯延遲 trouting為兩級暫存器之間的佈線延遲 tsetup為收端暫存器建立時間 tskew為兩級暫存器的時鐘歪斜，其值等於時鐘同邊沿到達兩...
時序約束方法（2）
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