操作的大體流程：1、timequest timing analysis 2、開啟下方的analyzer 3、建立乙個網表 4、建立約束（時鐘 and pll） 5、寫入sdc檔案 6、綜合分析、布局佈線、時序分析 7、report timing 選擇要看在哪個時鐘下的資料或者某個暫存器到另乙個暫存器的資訊，以及選擇檢視路徑（可以進行定位**位置，檢視pin planner暫存器所在的位置）
筆記：1、pll分頻出來的時鐘會走時鐘專用路徑，會進行補償，將延遲的資料時間提前或這滯後調回去。
2、注意在settings裡面關閉 sigtab ii logic analyzer選項關閉，要不然時序分析也會把sigtab裡消耗的資源也算上
3、在settings裡面，有分析綜合選項，裡面有選擇速度，均衡，面積選項，可以用面積換取速度的方法來實現時序優化。
4、在more settings裡面有，有乙個綜合種子，可以更改不同的種子來得到不同的結果。
5、在settings fitter setings可以更改設定餘量的時間，可以根據暫存器的不同，選擇合適的餘量
6、時序違反規則的話，可以更改**來實現優化，比如在if語句裡的判斷會綜合成組合邏輯，可以使用標誌暫存器的方法來實現優化，即在組合邏輯裡面插入暫存器，另外還可以有 些case語句選項比較多，因為這樣的case電路扇出的條數比較多，可以用兩個case語句，然後通過判斷語句，再把case語句組合起來，這樣也可以實現**的優化。
時序分析（2） 時序約束原理
一 基本概念 1 時序 時鐘和資料的對應關係 2 約束 告訴綜合工具，我們希望時序達到什麼樣的標準 3 違例 時序達不到需要的標準 4 收斂 通過調整布局佈線方案來達到這個標準 5 靜態時序分析 電路未跑起來時，延時等已知，以此分析時序 6 動態時序分析 電路跑起來，如modelsim軟體 理想狀態...
靜態時序和時序約束
靜態時序中，組成設計的元件分類成組合邏輯和時序邏輯兩大類。在vivado中，設計是否滿足效能要求是由靜態時序分析 static timing analysis，sta 來校驗和驗證的，在靜態時序分析sta中元件的功能並不重要，重要的是元件的效能。在vivado中，靜態時序引擎是基於基本元件，這意味著...
時序約束優先順序 幾種進行時序約束的方法
對自己的設計的實現方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結構越了解，對eda工具執行約束的效果越了解，那麼對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。從最近一段時間工作和學習的成果中，我總結了如下幾種進行時序約束的方法。按照從易到難的順序排列如下 ...