第一部分首先講述鎖存器1
、latch由電平觸發，非同步控制。在使能訊號有效時latch相當於通路，在使能訊號無效時latch保持輸出狀態。dff由時鐘沿觸發，同步控制。 2
、latch對輸入電平敏感，受佈線延遲影響較大，很難保證輸出沒有毛刺產生；dff則不易產生毛刺。 3
、如果使用閘電路來搭建latch和dff，則latch消耗的門資源比dff要少，這是latch比dff優越的地方。所以，在asic中使用 latch的整合度比dff高，但在fpga中正好相反，因為fpga中沒有標準的latch單元，但有dff單元，乙個latch需要多個le才能實現。latch是電平觸發，相當於有乙個使能端，且在啟用之後（在使能電平的時候）相當於導線了，隨輸出而變化。在非使能狀態下是保持原來的訊號，這就可以看出和flip-flop的差別，其實很多時候latch是不能代替ff的。 4
、latch將靜態時序分析變得極為複雜。（可以理解為不能分析）
一般的設計規則是：在絕大多數設計中避免產生latch。
出現鎖存器會產生設計者意想不到的後果，並且它的隱蔽性很強，非老手不能查出。latch最大的危害在於不能過濾毛刺。這對於下一級電路是極其危險的。所以，只要能用d觸發器的地方，就不用latch。
避免
latch
的產生1 本章主要講解
latch
2 latch
是什麼latch
其實就是鎖存器，是一種在非同步電路系統中，對輸入訊號電平敏感的單元，用來儲存資訊。鎖存器在資料未鎖存時，輸出端的訊號隨輸入訊號變化，就像訊號通過乙個緩衝器，一旦鎖存訊號有效，則資料被鎖存，輸入訊號不起作用。因此，鎖存器也被稱為透明鎖存器，指的是不鎖存時輸出對於輸入是透明的。
3 latch
的危害之所以在這裡講關於
latch
的問題是因為只有組合邏輯才會產生這種問題，產生
latch
是我們在同步電路中盡量避免的，但並不表示
latch
沒有用的或者說是錯誤的，
latch
在非同步電路中是非常有用的，只是我們設計的是同步電路，要盡量避免。在同步電路中
latch
會產生不好的效果，如對毛刺敏感；不能非同步復位，上電後處於不定態；還會讓靜態時序分析變得十分複雜；在
fpga
的資源中，大部分器件沒有鎖存器這個東西，所以需要用使用暫存器來組成鎖存器所以會占用更多邏輯資源；在
asic
設計中，鎖存器也會帶來額外的延時和
dft，並不利於提高系統的工作頻率，所以要避免產生。在這裡我們把會產生組合邏輯的幾種情況列舉出來，希望大家以後能夠避免出現類似的問題。
4 幾種產生
latch
的情況關於
latch
的介紹如果能夠理解原理最好，如對原理理解不透徹可以先記住規範的寫法，避免產生不可控的因素，從而綜合出更好的電路。
以下不規範的
3 種產生
latch
的寫法一定要盡量避免。
1. 組合邏輯中
if 語句沒有
else
；2.
組合邏輯中
case
的條件不能夠完全列舉時且不寫
default
；3.
組合邏輯中輸出變數賦值給自己
由於else新增 綜合出來的rtl檢視 有鎖存器的電路
不含鎖存器 綜合出來的rtl檢視
2017 0321 數位電路與系統 觸發器
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FPGA中鎖存器和觸發器
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