最近可能需要配置ddr3記憶體，所有找了一下關於ddr3記憶體的資料。大部分中文資料都是ddr3與ddr2對比的資料，我稍微整理了一下，主要有以下幾點：
一、容量和封裝相關
（1）邏輯bank
數量增加
ddr2 sdram
中有4bank
和8bank
的設計，而
ddr3
起始的邏輯bank
是8
個，另外還為未來的
16個邏輯
bank
做好了準備。
（2）封裝（packages
）
ddr2有60/68/84球fbga封裝三種規格。
ddr3
由於新增了一些功能，所以引腳有所增加，
8bit
晶元採用78球
fbga
封裝，16bit
晶元採用96球
fbga
封裝，並且
ddr3
必須是綠色封裝。
二、訊號時序相關
（1）
突發長度（burst length
，bl
）
由於ddr3
的預取為
8bit
，所以突發傳輸週期（
burst length，bl
）也固定為
8，
而對於ddr2
和早期的
ddr架構系統，
bl=4
也是常用的，
ddr3
為此增加了乙個
4bit burst chop
（突發突變）模式，即由乙個
bl=4
的讀取操作加上乙個
bl=4
的寫入操作來合成乙個
bl=8
的資料突發傳輸，屆時可通過
a12位址線來控制這一突發模式。
任何突發中斷操作都將在
ddr3
記憶體中予以禁止，且不予支援，
取而代之的是更靈活的突發傳輸控制（如
4bit
順序突發）。
（2）
定址時序（timing
）
像ddr2
從ddr
轉變而來後延遲週期數增加一樣，
ddr3
的cl
週期也將比ddr2
有所提高。
ddr2的cl
範圍一般在2～
5之間，而
ddr3則在5
～11之間，且附加延遲（al
）的設計也有所變化。
ddr2時al
的範圍是0～
4，而ddr3
時al
有三種選項，分別是0
、cl-1
和cl-2
。
ddr3
還新增加了乙個時序引數——
寫入延遲（cwd
）。
三、訊號完整性方面
(1).新增zq校準功能
zq是乙個新增的引腳，在這個引腳上接有乙個240歐姆的低公差參考電阻。這個引腳通過乙個命令集，通過片上校準引擎（on-die calibration engine，odce）來自動校驗資料輸出驅動器導通電阻與odt的終結電阻值。當系統發出這一指令後，將用相應的時鐘週期（在加電與初始化之後用512個時鐘週期，在退出自重新整理操作後用256個時鐘週期、在其他情況下用64個時鐘週期）對導通電阻和odt電阻進行重新校準。
(2)參考電壓分成兩個
在ddr3系統中，電壓訊號vref將分為兩個訊號，即為命令與位址訊號服務的vrefca和為資料匯流排服務的vrefdq，這將有效地提高系統資料匯流排的信噪等級。
但是對於一些設計來說，很多都將這兩個引腳連線到cpu的ddr3控制器的同乙個參考電壓端（外圍有一些電容做濾波）。
(3)點對點連線（point-to-point，p2p）
四、節能降耗相關
（1）
新增的重置（reset
）功能
reset是
ddr3
新增的一項重要功能，為此增加了乙個引腳。
這一引腳將使
ddr3
的初始化處理變得簡單。
當reset
命令有效時，
ddr3
記憶體將關閉內在的大部分功能，所有資料接收與傳送器都將關閉，所有內部的程式裝置將復位，
dll（延遲鎖相環路）與時鐘電路將停止工作，而且不理睬資料匯流排上的任何動靜。這將使
ddr3
達到最節能的目的。
（2）新增了rasr（partial array self-refresh）區域性bank重新整理的功能，
針對整個記憶體bank做更有效的資料讀寫以達到省電功效。
(3)新增了srt（self-reflash temperature）可程式設計化溫度控制記憶體時脈功能
srt的加入讓記憶體顆粒在溫度、時脈和電源管理上進行優化，可以說在記憶體加了了電源管理的功能，同時讓記憶體顆粒的穩定度也大為提公升，確保記憶體顆粒不致於工作時脈過高導致燒毀的狀況，
(4)降低工作電壓
ddr3使用了sstl 15的i/o介面，運作i/o電壓是1.5v，而ddr2的
核心工作電壓為
1.8v。
相關資料**ddr3
將比現時ddr2
節省30%
的功耗，
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