pll：就是用乙個壓控振盪器 (vco - voltage controlled oscillator) 產生乙個振盪頻率, 經過 n 倍分頻 (n - 包括 1 的正整數) 後在鑑相器上與被鎖的已知頻率比較, 比較結果波形通過低通濾波產生乙個電壓, 然後用這個電壓控制 vco 去改變振盪頻率, 直到分頻的振盪頻率與已知頻率相等並鎖相. vco-分頻器-鑑相器-低通濾波器-vco 形成環路 . 當分頻數 n>1 時, 振盪頻率為已知頻率的 n 倍, 成為 n 倍頻電路.
補充概念：vco：其中vco也是非常重要的。vco即壓控振盪器，用以產生調頻訊號。在上述的鎖相電路中，輸入控制電壓是誤差訊號電壓，壓控振盪器是環路中的乙個受控部件.
例如我現在的基準頻率是10mhz，需要乙個100mhz的頻率，用vco產生乙個100mhz的頻率後十分頻，通過鑑相器與基準頻率比較，比較之後將結果轉換成電壓訊號輸出，重新控制vco。若vco實際輸出的頻率為110mhz時，10分頻後變成了11m.鑑相器降低電壓，使vco的頻率降下來，若實際輸出的頻率為90m，鑑相器就會輸出乙個較高的電壓讓vco的頻率公升上去。此過程是乙個負反饋的過程。以此類推voc輸出訊號很快就為我們想要的基準訊號頻率了。
***注意：由於數位電路中的分頻器一般是由2分頻 3分頻級聯得到的所以一般鎖相環輸出的時鐘 是晶振的整數倍。***（有待理解）
PLL 鎖相環 電路原理
最近在看系統時鐘，網上找了幾篇關於鎖相環資料，拼了一篇文件，覺得自己看明白了，分享出來 一 pll 鎖相環 電路原理 在通訊機等所使用的振盪電路，其所要求的頻率範圍要廣，且頻率的穩定度要高。無論多好的lc振盪電路，其頻率的穩定度，都無法與晶體振盪電路比較。但是，晶體振盪器除了可以使用數位電路分頻以外...
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PLL鎖相環及其locked訊號
pll鎖相環 1.locked訊號 這個訊號是觀察輸入時鐘是否鎖定，如果輸入時鐘訊號鎖定，就會輸出乙個locked高電平訊號 先記錄一下locked訊號加粗樣式，locked訊號是在輸入訊號穩定之後再輸出乙個locked訊號，可以把locked訊號當做乙個復位訊號，剛開始locked訊號是低電平，等...