在通訊機等所使用的振盪電路，其所要求的頻率範圍要廣，且頻率的穩定度要高。無論多好的lc振盪電路，其頻率的穩定度，都無法與晶體振盪電路比較。但是，晶體振盪器除了可以使用數位電路分頻以外，其頻率幾乎無法改變。如果採用pll(鎖相環)(相位鎖栓迴路，phaselockedloop)技術，除了可以得到較廣的振盪頻率範圍以外，其頻率的穩定度也很高。此一技術常使用於收音機
，電視機的調諧電路上，以及cd唱盤上的電路。
pll(鎖相環)電路的概要
圖1所示的為pll(鎖相環)電路的基本方塊圖。此所使用的基準訊號為穩定度很高的晶體振盪電路訊號。
此一電路的中心為相位比較器。相位比較器可以將基準訊號與vco (voltage controlled oscillator電壓控制振盪器)的相位比較。如果此兩個訊號之間有相位差存在時，便會產生相位誤差訊號輸出。
(將vco的振盪頻率與基準頻率比較，利用反饋電路的控制，使兩者的頻率為一致。)
利用此一誤差訊號，可以控制vco的振盪頻率，使vco的相位與基準訊號的相位(也即是頻率)成為一致。
pll(鎖相環)可以使高頻率振盪器的頻率與基準頻率的整數倍的頻率相一致。由於，基準振盪器大多為使用晶體振盪器，因此，高頻率振盪器的頻率穩定度可以與晶體振盪器相比美。只要是基準頻率的整數倍，便可以得到各種頻率的輸出。
從圖1的pll(鎖相環)基本構成中，可以知道其是由vco，相位比較器，基準頻率振盪器，迴路濾波器
所構成。在此，假設基準振盪器的頻率為fr，vco的頻率為fo。在此電路中，假設fr>fo時，也即是vco的振盪頻率fo比fr低時。此時的相位比較器的輸出pd會如圖2所示，產生正脈波訊號，使vco的振盪器頻率提高。相反地，如果fr
(此為利用脈波的邊緣做二個訊號的比較。如果有相位差存在時，便會產生正或負的脈波輸出。)
此一pd脈波訊號經過迴路濾波器(loopfilter)的積分，便可以得到直流電壓vr，可以控制vco電路。 由於控制電壓vr的變化，vco振盪頻率會提高。結果使得fr=f。在f與f的相位成為一致時，pd端子會成為高阻抗狀態，使pll(鎖相環)被鎖栓(lock)。
相位比較器的工作原理
此所說明的相位比較器為相位．頻率比較器(pfc：phase-frequency comparator)之型式，後述之lsimc145163p便內藏有此一電路。
此一型式的相位此較器並非只做
所謂相位差利時△與時間t的關係為
在只做相位檢出的場合，例如，可能分辨不出是延遲300°或前進60°。可是，在相位-頻率比較器中，如果fr>fo則被視為是相位延遲。
迴路濾波器的選擇方法
迴路濾波器的時間常數與pll(鎖相環)控制的良否有很大的關係。其詳細的計算方法雖然不在此說明，但是，基準頻率fr為l0khz時，輸往迴路濾波器的脈波週期為0.1ms。
為了保持電壓值vr而增大迴路濾波器的時間常數時，便無法追蹤vco的振盪頻率的變化。如果時間常數太小時，會在vr上出現漣波，使pll(鎖相環)的穩定度惡化。
因此，根據經驗，迴路濾波器的時間常數，選擇大約為基準頻率的週期(1/fr)的數百倍。在此選擇約為數十ms。
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