兩個二進位制數之間的算術運算，無論是加減乘除，目前在數字計算機（數字系統）中都是化作若干次加法運算進行的。因此，加法器是構成算術運算器的基本單元。
如果不考慮有來自低位的進製輸入，將兩個一位二進位制相加，稱為半加。實現半加的電路為半加器。
半加器的真值表
a、b為輸入，s為a、b相加的和，co為進製輸出。通過真值表，可以寫出s和co表示式：
s = a』b + ab』
co = ab
verilog **為：
// 一位半加器
module h_adder(
input a, // 被加數
input b, // 加數
output s, // 和數
output co // 進製
); assign co = a & b;
assign s = a ^ b;
endmodule
如果考慮有來自低位的進製輸入，相當於將三個一位二進位制相加，稱為全加。實現全加的電路為全加器。
一位全加器真值表
可以看到，這時候的s和co的邏輯表示式比較複雜，但是，我們可以用兩個半加器和乙個或門實現全加器。
先對兩個輸入ain、bin進行半加，進製輸出c1，和數輸出s1；再將s1與進製cin半加，得到最終的和數sum，和進製輸出c2，再將c1與c2或上得到最終的進製輸出co。
**如下：
module f_adder(
ain,
bin,
cin,
cout,
sum);input wire ain;
input wire bin;
input wire cin;
output wire cout;
output wire sum;
wire synthesized_wire_0;
wire synthesized_wire_1;
wire synthesized_wire_2;
h_adder b2v_inst(
.a(ain),
.b(bin),
.co(synthesized_wire_0),
.s(synthesized_wire_2));
h_adder b2v_inst2(
.a(synthesized_wire_2),
.b(cin),
.co(synthesized_wire_1),
.s(sum));
assign cout = synthesized_wire_0 | synthesized_wire_1;
endmodule
verilog**：n位序列進製全加器
這種加法器是用空間換時間的設計，這裡不作介紹
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