低功耗入門筆記
1、下列功耗措施哪個可以降低峰值功耗
a 靜態模組級clock gating
b memory shut down
c power gating
d 大幅度提高hvt比例
解析：首先峰值功耗是屬於動態功耗中的短路功耗，即nmos和pmos同時導通所引起的峰值電流，最終帶來的功耗。這個功耗和電源電壓，時鐘翻轉率，以及峰值電流有關。
（1）從動、靜態功耗的角度分析選擇a
a選項顯然降低時鐘翻轉率是降低的動態功耗，所以a選項正確。
b選項儲存關閉。即不被訪問的時候，關閉儲存器，因而也是降低靜態功耗。
c選項電源門控技術，即模組不工作的時候，關閉電源，模組睡眠，工作時候再啟動電源，是降低靜態功耗。
d選項即採用高閾值電壓的電晶體，閾值電壓增加的效果在於降低亞閾值漏電電流，因而降低靜態功耗。
（2）從短路功耗公式分析選d
短路功耗公式為：pshort = τashortvdd = τaβ(vdd-vth)3 ，只跟vth有關，而d選項中大幅提高hvt（high voltage value）帶入短路功耗公式中會使短路功耗變小，從而降低動態功耗中的峰值功耗。所以d選項正確。
擴充套件：lvt：低閾值這種庫的漏電流較大，但是延遲較小。
svt：標準閾值居於兩者中間。
hvt：高閾值這種庫的漏電流小，但是延遲大在關鍵路徑上最好用lvt的庫，考慮到降低功耗，最好用hvt的庫。
2、邏輯電路低功耗設計中，無效的方法是
a 採用慢速設計 b 減少訊號翻轉
c 採用較慢速的時鐘 d 提高閾值電壓
解析：a選項說採用慢速設計並不一定會降低功耗，所以a選項不正確。
b選項減少訊號翻轉可以降低動態功耗。
c選項採用較慢速時鐘也相對的降低了訊號的翻轉，所以也是降低動態功耗。
d選項即採用高閾值電壓的電晶體，閾值電壓增加的效果在於降低亞閾值漏電電流，因而降低靜態功耗。
3、在rtl設計階段，降低功耗的常用設計方法是
a 門級電路的功耗優化 b 門控時鐘
c 降低電路漏電流 d 多閾值電壓
解析：這四個選項都是可以降低功耗的常用設計方法，但是有個前提，那就是在rtl設計階段，也就是我們編寫**時可以控制的階段，可以在**中加入門控時鐘，所以c選項正確。
4、以下哪些手段可以降低sram的動態功耗（ ）。（大疆fpga邏輯崗b卷）（多選）
a 不訪問sram時，關閉時鐘
b 不訪問sram時，位址線不翻轉
c 不訪問sram時，寫資料線不翻轉
d 不訪問sram時，將其power down
解析：本題目主要考察了對sram的理解和低功耗技術
這個題目有兩個點需要大家關係的，乙個是sram的特點，另乙個是動態功耗。我們先來說說sram。靜態隨機訪問儲存器（static random-access memory，sram）是隨機訪問儲存器的一種。所謂的「靜態」是指這種儲存器只要保持通電，裡面儲存的資料就可以恆常保持。相對之下，動態隨機訪問儲存器（dram）裡面所儲存的資料就需要周期性地更新。然而，當電力**停止時，sram儲存的資料還是會消失（被稱為volatile memory），這與在斷電（power down）後還能儲存資料的rom或快閃儲存器是不同的。所以d選項不能作為降低sram的動態功耗的手段，斷電（power down）會導致資料的丟失。
接下來我們再來說說功耗問題。
cmos管功耗 = 動態功耗 + 靜態功耗
靜態功耗：是時鐘不工作的狀態下所需的功耗。數字和模擬邏輯都消耗靜態功耗，在模擬系統中，靜態功耗主要包括由其介面模擬電路的靜態電流決定的功耗。
動態功耗：是在器件工作時所增加的功耗，它由切換訊號及容性負載的充放電引起。影響動態功耗的主要變數是電容充電、工作電壓和時鐘頻率。所以在sram不工作的時候關閉控制sram時鐘，而sdram中的資料並不會丟失。
動態功耗 = 負載功耗 + 內部功耗
負載功耗：指cmos管在翻轉過程中對負載電容進行充放電消耗的功耗。
內部功耗：指cmos管在翻轉過程中，對內部結點電容進行充放電消耗的功耗及短路電流消耗的功耗。
而b選項和c選項就是要sram在不工作的時候減少其位址線和寫資料線的翻轉，也就是相當於減少cmos管的翻轉，所以是可以降低動態功耗的。
5、隨著ic電路設計工藝的進步，漏電功耗佔比越來越大，不考慮溫漂的影響，以下哪些技術能夠用於降低漏電功耗？（ ）（多選題）
a power gating（電源門控）
b dvfs（動態電壓頻率調整）
c dfs（動態頻率調整）
d clock gating（時鐘門控）
解析：本題目主要考察了ic設計中降低功耗的相關知識
可以知道時鐘門控（在不工作時關閉時鐘）是一種降低動態功耗的有效手段，所以d選項錯誤。今天我們主要講一講靜態功耗，主要包括靜態直流功耗和漏電流功耗。
靜態直流功耗：是指在電路穩定時由於各種洩漏電流的存在，使得電路存在靜態功耗，它是由電源到地的電流所形成的功耗；
漏電流功耗：是由亞閾值電流和反向偏壓電流造成的。
電晶體微縮到一定程度以後量子隧穿效應（指像電子等微觀粒子能夠穿入或穿越位勢壘的量子行為）開始慢慢介入，使得電晶體漏電現象開始嚴重，動態功耗不再是總功耗預算中的主要因素，而漏電功耗則佔了預算的絕大部分。漏電現象的出現打破了原先登納德所提出的定律。功耗增大除了更費電不環保之外，帶來的最大問題是增加的功耗會轉化為熱量。在微小的晶元面積上大量功耗密集堆積會導致溫度急劇增加。如果散熱做的不好，晶元的壽命將大大減少甚至變得不穩定。
以fpga晶元為例，在正常工作中fpga消耗的總功耗由器件的靜態功耗、動態功耗和i/o功耗構成。靜態功耗也叫待機功耗（standby power），是晶元處於上電狀態，但是內部電路沒有工作（也就是內部電路沒有翻轉）時消耗的功耗；而所謂動態功耗是指由於內部電路翻轉所消耗的功耗；i/o功耗是i/o翻轉時，對外部負載電容進行充放電所消耗的功耗。晶元的靜態功耗是晶元處於待機狀態下所消耗的功耗，它主要由晶元內部的漏電流產生。在高速的40nm器件中（如stratic iv），晶元的漏電流相對來說較大，因此靜態功耗成為主要的電源功耗，也叫漏電功耗（leakage power）。
所以我們要想辦法盡可能減小這種功耗。主要有以下幾種方法：
dpm動態電源管理技術：動態電源管理主要依據裝置工作負載的變化切換器工作狀態以達到系統功耗最小化。
dvfs動態電壓頻率調整技術：本質上是一種低功耗技術，目的是根據的晶元當時的實際功耗需要設定工作電壓和時鐘頻率，這樣可以保證提供的功率既滿足要求又不會效能過剩，從而可以降低功耗，所以b選項正確。dvfs技術利用了cmos晶元的特性，cmos晶元的能量消耗正比於電壓的平方和時鐘頻率。dvfs技術是以延長任務執行時間為代價來達到減少系統能量消耗的目的，體現了功耗與效能之間的權衡。然而不管是電壓調節還是頻率調節，都會造成系統效能的損失，並增加系統的響應延遲。
電源門控：是一種在65nm和45nm工藝節點將發揮更重要作用的技術。電源門控（有人也稱為電源關斷）需要插入開關來關斷非活動功能塊的電源，所以a選項正確。
dfs（動態頻率調整）本身不是涉及功耗相關的名詞，而是雷達通訊中才會用到的，所以c選項錯誤。
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