電子裝置的靈敏度越來越高，這要求裝置的抗干擾能力也越來越強，因此pcb設計也變得更加困難，如何提高pcb的抗干擾能力成為眾多任務程師們關注的重點問題之一。本文將介紹pcb設計中降低雜訊與電磁干擾的一些小竅門。
下面是經過多年設計總結出來的，在pcb設計中降低雜訊與電磁干擾的24個竅門：
(1) 能用低速晶元就不用高速的，高速晶元用在關鍵地方。
(2) 可用串乙個電阻的辦法，降低控制電路上下沿跳變速率。
(3) 盡量為繼電器等提供某種形式的阻尼。
(4) 使用滿足系統要求的最低頻率時鐘。
(5) 時鐘產生器盡量近到用該時鐘的器件。石英晶體振盪器外殼要接地。
(6) 用地線將時鐘區圈起來，時鐘線盡量短。
(7) i/o 驅動電路盡量近印刷板邊，讓其盡快離開印刷板。對進入印製板的訊號要加濾波，從高雜訊區來的訊號也要加濾波，同時用串終端電阻的辦法，減小訊號反射。
(8) mcd 無用端要接高，或接地，或定義成輸出端，積體電路上該接電源地的端都要接，不要懸空。
(9) 閒置不用的閘電路輸入端不要懸空，閒置不用的運放正輸入端接地，負輸入端接輸出端。
(10) 印製板盡量，使用45 折線而不用90 折線佈線以減小高頻訊號對外的發射與耦合。
(11) 印製板按頻率和電流開關特性分割槽，雜訊元件與非雜訊元件要距離再遠一些。
(12) 單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經濟是能承受的話用多層板以減小電源地的容生電感。
(13) 時鐘、匯流排、片選訊號要遠離i/o 線和接外掛程式。
(14) 模擬電壓輸入線、參考電壓端要盡量遠離數位電路訊號線，特別是時鐘。
(15) 對a/d 類器件，數字部分與模擬部分寧可統一下也不要交叉。
(16) 時鐘線垂直於i/o 線比平行i/o 線干擾小，時鐘元件引腳遠離i/o 電纜。
(17) 元件引腳盡量短，去耦電容引腳盡量短。
(18) 關鍵的線要盡量粗，並在兩邊加上保護地。高速線要短要直。
(19) 對雜訊敏感的線不要與大電流，高速開關線平行。
(20) 石英晶體下面以及對雜訊敏感的器件下面不要走線。
(21) 弱訊號電路，低頻電路周圍不要形成電流環路。
(22) 訊號都不要形成環路，如不可避免，讓環路區盡量小。
(23) 每個積體電路乙個去耦電容。每個電解電容邊上都要加乙個小的高頻旁路電容。
(24) 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。
在如有更正或建議可以q3001726967交流
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PCB設計 降低雜訊與干擾的方法
1.能用低速晶元就不用高速的，高速的晶元應該用到不得不用的地方。2.可以用乙個電阻串聯的方法降低控制電路上公升下降沿的變化速率。3.盡量為繼電器提供一定形式得到阻尼。4.使用滿足系統最低要求的時鐘頻率。5.時鐘產生器盡量靠近對應的介面。用石英晶體整盪器時外殼要接地。6.用地線把時鐘區圈起來，時鐘線竟...
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