1 cmos管的基本構造
n溝道增強型mos管的結構示意見上圖。它是在p型襯底上，用擴散法製作兩個高摻雜度的n區。然後在p型矽表面生長一層很薄的二氧化矽絕緣層，並在二氧化矽表面及兩個n型區各安置乙個電極，形成柵極g，源級s和漏級d。
2 電晶體柵極是什麼作用？
電晶體柵極是電晶體的控制端。電晶體（這裡只考慮mosfet，不考慮bjt啥的）有四個電極：柵、源、漏、襯底。其中襯底電壓一般是固定的，也不會有電流流入，可以忽略。柵極是控制極，柵極和源極之間的的電壓差，控制了漏極和源極之間的電流大小。（就是個跨導啦）簡單地說柵極就是乙個開關，當vgs為高時導通（簡稱高導）。
3 xx製程的含義
電晶體結構中，電流從
source(源極)
流入drain(漏級)
，gate(柵極)
相當於閘門，主要負責控制兩端源極和漏級的通斷。電流會損耗，而柵極的寬度則決定了電流通過時的損耗，表現出來就是手機常見的發熱和功耗，寬度越窄，功耗越低。
而柵極的最小寬度(柵長)，就是xx nm工藝中的數值
。對於晶元製造商而言，主要就要不斷公升級技術，力求柵極寬度越窄越好。不過當寬度逼近20nm時，柵極對電流控制能力急劇下降，會出現「電流洩露」問題。為了在cpu上整合更多的電晶體，二氧化矽絕緣層會變得更薄，容易導致電流洩漏。一方面，電流洩露將直接增加晶元的功耗，為電晶體帶來額外的發熱量;另一方面，電流洩露導致電路錯誤，訊號模糊。為了解決訊號模糊問題，晶元又不得不提高核心電壓，功耗增加，陷入死迴圈。因而，漏電率如果不能降低，cpu整體效能和功耗控制將十分不理想。這段時間台積電產能跟不上很大原因就是用上更高製程時遭遇了漏電問題。
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