先進製程的價效比下降了嗎？
從2023年下半年開始，各家手機晶元廠商就開始了激烈的5nm晶元角逐，蘋果、華為、高通、三星相繼推出旗艦級5nm移動處理器，並宣稱無論是在效能上還是在功耗上都有著優秀的表現。
不過從這幾款5nm晶元的實際表現來看，一些使用者並不買賬，認為5nm手機晶元表現並沒有達到預期，5nm晶元似乎遭遇了一場集體「翻車」。
一、5nm晶元集體「翻車」，從7nm到5nm的尷尬
最早商用的5nm晶元是去年10月份iphone12系列手機搭載的a14仿生晶元，這款晶元電晶體達到118億個，比a13多出近40%，且6核cpu和4核gpu使其cpu效能提公升40%，圖形效能提公升30%，功耗降低30%。
緊接著華為發布麒麟9000，整合153億個電晶體，8核cpu、24核gpu和npu ai處理器，官方稱其cpu效能提公升25% ，gpu提公升50%。
到了十二月份，高通和三星又相繼發布了由三星代工的驍龍888和exynos 1080，同樣聲稱效能有較大提公升，功耗下降。
最先被爆出疑似「翻車」的是a14。
據外媒9to5mac報道，部分iphone 12使用者在使用手機時遇到了高耗電問題，待機一夜電量下降20%至40%，無論是在白天還是晚上，無論有沒有開啟更多的後台程式，結果依舊如此。
最廣為使用者詬病的還屬驍龍888。
在首批使用者的測試中，不少數碼評測博主都指出首發驍龍888的小公尺11效能提公升有限，功耗直接上公升。有人將此歸結於驍龍888的代工廠三星的5nm工藝製程的不成熟，由此以來三星自己的兩款5nm晶元也面臨「翻車」風險。
如果按照摩爾定律，晶元的電晶體數量每隔18個月翻一番，效能也將提公升一倍，但電晶體的微縮越來越難，如今在從7nm到5nm的推進中，手機晶元的表現似乎並不盡人意，不僅在效能提公升方面受限，功耗也「翻車」，面臨先進製程價效比上的尷尬。
為何5nm晶元頻頻翻車？當晶元工藝製程越先進時，效能與功耗究竟如何變化？
二、設計時效能優先，製造時工藝不成熟
積體電路的功耗可以分為動態功耗和靜態功耗。
動態功耗通俗易懂，指的是電路狀態變化時產生的功耗，計算方法與普通電路類似，依據物理公式p=ui，動態功耗受到電壓和電流的影響。
靜態功耗即每個mos管洩露電流產生的功耗，儘管每個mos管產生的漏電流很小，但由於一顆晶元往往整合上億甚至上百億的電晶體，從而導致晶元整體的靜態功耗較大。
在晶元工藝製程發展過程中，當工藝製程還不太先進時，動態功耗佔比大，業界通過放棄最初的5v固定電壓的設計模式，採用等比降壓減慢功耗的增長速度。
不過，電壓減小同樣意味著電晶體的開關會變慢，部分更加注重效能的廠商，即便是採用更先進的工藝也依然保持5v供電電壓，最終導致功耗增大。
隨著工藝節點的進步，靜態功耗的重要性逐漸顯現。從英特爾和ibm的晶元工藝發展中可以看出，在工藝製程從180nm到45nm的演進過程中，電晶體整合度增速不同，動態功耗或增加或減少，但靜態功耗一直呈上公升趨勢， 45nm時，靜態功耗幾乎與動態功耗持平。
儘管一些設計廠商寧願在降低功耗上做出犧牲也要提公升效能，但也不得不面對高功耗帶來的負面影響。
對於使用者而言，裝置發熱嚴重以及耗電嚴重是高功耗帶來的直接影響，如果晶元散熱不好，嚴重時會導致晶元異常甚至失效。
因此，行業內依然將低功耗設計視為晶元行業需要解決的問題之一，如何平衡先進節點下晶元的效能、功耗與面積（ppa），也是晶元設計與製造的挑戰。
從理論上而言，晶元製程越先進，更低的供電電壓產生更低的動態功耗，隨著工藝尺寸進一步減小，已下降到0.13v的晶元電壓難以進一步下降，以至於近幾年工藝尺寸進一步減小時，動態功耗基本無法進一步下降。
在靜態功耗方面，場效電晶體的溝道寄生電阻隨節點進步而變小，在電流不變的情況下，單個場效電晶體的功率也變小。但另一方面，單位面積內電晶體數目倍速增長又提公升靜態功耗，因此最終單位面積內的靜態功耗可能保持不變。
廠商為追求更低的成本，用更小面積的晶元承載更多的電晶體，看似是達成了製程越先進，晶元效能越好，功耗越低。但實際情況往往複雜得多，為提公升晶元整體效能，有人增加核心，有人設計更複雜的電路，隨之而來的是更多的路徑刺激功耗增長，又需要新的方法來平衡功耗。
對晶元行業影響重大的finfet就是平衡晶元效能與功耗的方法之一，通過類似於魚鰭式的架構控制電路的連線和斷開，改善電路控制並減少漏電流，電晶體的溝道也隨之大幅度縮短，靜態功耗隨之降低。
不過，從7nm演進到5nm則更為複雜。
moortec首席技術官oliver king曾接受外**採訪時稱：「當我們公升級到16nm或14nm時，處理器速度有了很大的提高，而且漏電流也下降得比較快，以至於我們在使用處理器時能夠用有限的電量做更多的事情。不過當從7nm到5nm的過程中，漏電情況又變得嚴重，幾乎與28nm水平相同，現在我們不得不去平衡他們。」
cadence的數字和簽准組高階產品管理總監kam kittrell也曾表示，「很多人都沒有弄清能夠消耗如此多電能的東西，他們需要提前獲取工作負載的資訊才能優化動態功耗。長期以來，我們一直專注於靜態功耗，以至於一旦切換到finfet節點時，動態功耗就成為大問題。另外多核心的出現也有可能使系統過載，因此必須有更智慧型的解決方案。」
這是5nm晶元設計、製造公司共同面臨的問題，因此也就能夠稍微明白為何現有的幾款5nm晶元集體「翻車」。不成熟的設計與製造都會影響效能與功耗的最大化折中，當然也不排除晶元設計廠商為追求效能更好的晶元，而不願花大力氣降低功耗的情況。
尷尬的是，越頂尖的工藝，需要的資金投入就越大，事實上追求諸如7nm、5nm等先進工藝的領域並不多，如果先進的工藝無法在功耗與效能上有極大的改善，那麼追求更加先進的製程似乎不再有原本的意義。
三、走向3nm，真的準備好了嗎？
根據市場研究機構international business strategies (ibs)給出的資料顯示，65nm 工藝時的設計成本只需要0.24億美元，到了28nm工藝時需要0.629億美元，7nm和5nm成本急速增長，5nm設計成本達到4.76億美元。
同時，根據喬治敦大學沃爾什外交學院安全與新興技術中心（cset）的兩位作者編寫的乙份題為《ai chips: what they are and why they matter》的報告，作者借助模型預估得出台積電每片5nm晶圓的收費可能約為17,000美元，是7nm的近兩倍。
在估算的模型中，作者估算出每顆5nm晶元需要238美元的製造成本，108美元的設計成本以及80美元的封裝和測試成本。這使得晶元設計公司將為每顆5nm晶元支付高到426美元（約2939元）的總成本金額。
這意味著，無論是晶元設計廠商還是晶元製造廠商，遵循摩爾定律發展到5nm及以下的先進製程，除了需要打破技術上的瓶頸，還需要有巨大的資本作為支撐，熬過研發週期和測試週期，為市場提供功耗和效能均有改善的晶元最終進入回報期。
因此，並不是業界所有人都對5nm晶元的推進持積極樂觀的態度。晶元ip**商kandou的首席執行官amin shokrollahi曾在接受外媒採訪時表示：「對我們而言，從7nm到5nm 是令人討厭的，電路不會按比例縮放，而且需要很多費用，我們沒有看到這其中的優勢。但是客戶希望我們這樣做，所以我們不得不這樣做。」
還有全球第二大晶元代工廠global foundries出於經濟考慮，於2023年宣布擱置7nm 專案，將資源回歸12nm/14nm 上。就連實力強大的英特爾也在10nm、7nm的研發過程中多次受阻。
不過，這依然無法阻止各家手機晶元設計廠商在先進製程上的競爭，更無法阻止三星和台積電之間的製程霸主爭奪。
上周五，台積電ceo魏哲家在投資人會議上宣布，台積電2023年資本的支出將高到250億至280億美元，其中80%會使用在包括3nm、5nm及7nm的先進製程上，10%用在高階封裝及光罩作用，另外10%用在特殊製程上。
根據台積電3nm製程的進度，預計將在2023年試產，在2023年下半年進入量產，幫助英特爾代工3nm處理器晶元。
與此同時，三星也曾對外稱其3nm gaa的成本可能會超過5億美元，預期在2023年大規模生產採用比finfet更為先進的gaafet 3nm製程晶元。
回歸到5nm移動處理器的實際情況，無論是出自哪家廠商的設計與生產，均面臨效能和功耗方面的問題，5nm晶元似乎還未成熟，3nm量產就要今年開始試產。越來越趨於摩爾定律極限的3nm，真的準備好了嗎？
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