理解ddr
xilinx平台ddr3設計教程之**
xilinx平台ddr3設計教程之綜合
xilinx平台ddr3設計教程之設計
理解ddr ip 核
理解時序
學習ddr的時候首先要知道ip核怎麼配置，然後就是用axi 的應答機制怎麼來控制讀寫。首先要把前面幾個**都看一遍，特別是ddr設計教程，還有乙個應用，沒有免費的，在csdn賬號上面有。
注意ddr ip 核輸入時鐘，可以是板子上的時鐘，也可以是pll 輸出的時鐘。但是需要注意，在使用鎖相環輸出時鐘的時候，要把輸出bufg去掉。**裡，邏輯用的時鐘，使用ddr ip 核產生的使用者時鐘。
在很多部落格中說到，突發長度是8 ，但是**裡寫的是8192 ，有什麼關係？突發長度8 是針對晶元底層來說，一次突發乙個位元組，8192是ip核層面使用的乙個引數，設定8192的意思就是，一次突發8192個位元組。這裡和**中的last 對應上，如果選擇ip核資料位寬是256，那麼（8192*8）/256 = 256。也就是資料通過axi 乙個時鐘傳輸256bit的資料，一共傳輸256個時鐘以後，產生乙個last訊號，表示當前突發完成。
有關時鐘核資料位寬的討論，在我測試的**中，ddr 3主頻800mhz，使用者時鐘可以進行4分頻，或者2分頻。ip核中選擇800m 的時候預設是4分頻，也就是200m ，即硬體輸出的時鐘是200m。ip核的資料位寬512bit，ddr晶元的資料位寬64bit，這怎麼匹配的？
64* 2 * 4 = 512 （2 代表雙沿觸發，4代表倍頻係數）。在更改ddr 內部配置的時候，也要遵從這樣的乙個原則，不能說是隨意的更改。
ddr ip核配置可以按照上面鏈結中寫的很詳細，這裡不再累贅，這裡重點說一下ddr 一些ip核上的埠怎麼配置。
1、我們要知道，自己的ddr 到底有沒有工作。可以看下面幾個訊號：
sys_reset 是硬體輸入復位訊號，預設高，然後拉低。
aresetn 是ip核輸入復位，低電平復位，aresetn = (~sys_reset);
init_calib_complete 拉高 表示初始化完成
mmcm_locked 拉高 表示內部鎖相環鎖存
下一步引腳分配 一定要按照原理圖對應清楚
總結一下，ip核配置其實主要也就是關注主頻時鐘頻率，分配係數，資料位寬，位址定義模式，輸入時鐘差分還是單端，引腳分配。這些只要沒問題就不會錯。當然如果是庫裡面沒有的ddr3的模型，那就需要自己配置引數，看其他人配置過，貌似不太好弄，配錯乙個引數ddr就不工作
DDR3詳解之一
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DDR3學習筆記四
從sdram到ddr sdram ddr的進一步發展 ddrsdram ddr1 雙倍資料流sdram sdram結構圖 dqs genaratot 實現乙個時鐘傳輸兩個資料，ddr的進一步發展 ddr2結構圖 ddr2內部整合了odt,io時鐘是儲存時鐘的2倍 ddr1相同 16 2 2 64，d...
DDR3學習除錯重要引數
最近可能需要配置ddr3記憶體，所有找了一下關於ddr3記憶體的資料。大部分中文資料都是ddr3與ddr2對比的資料，我稍微整理了一下，主要有以下幾點 一 容量和封裝相關 1 邏輯bank 數量增加 ddr2 sdram 中有4bank 和8bank 的設計，而 ddr3 起始的邏輯bank 是8 ...