同步時序電路與非同步時序電路的區別：
簡而言之：
同步電路：儲存電路中所有觸發器的時鐘輸入端都接同乙個時鐘脈衝源，因而所有觸發器的狀態的變化都與所加的時鐘脈衝訊號同步。
非同步電路：電路沒有統一的時鐘，
有些觸發器的時鐘輸入端與時鐘脈衝源相連
，這有這些觸發器的狀態變化與時鐘脈衝同步，而
其他的觸發器的狀態變化不與時鐘脈衝同步。
在這裡我用d觸發器來很明顯的體現出同步和非同步的區別。先用verilog描述乙個非同步的d觸發器，即就是當有時鐘clk、reset、set、訊號時該處發起都會隨時發出響應。然後描述乙個同步的d觸發器，當有時鐘脈衝時才會做出響應，而reset和set發生時只會等時鐘發生變化才會做出響應。然後在測試用例中使用相同的訊號，觀察兩個觸發器的區別。
非同步d觸發器：
module d_yb(
input clk,
input rst,
input set,
input d,
output q
always @(posedge clk or negedge rst or negedge set)
begin
if(!rst)
q<= 0;
else
if(!set)
q<= 1;
else
q<=d;
endendmodule
同步d觸發器：
module d_tb（
input clk，
input rst，
input ser,
input d,
output q
always @(poedge clk )
begin
if(rst)
q<= 0;
else if(set)
q<=1;
else
q<=d;
endmodule
同步電路在數字設計中佔絕對優勢，和非同步電路相比有以下優勢。
同步電路的優點：
1，可以有效的避免毛刺的影響，提高設計可靠性，同步設計是避免毛刺最簡單的方法。
2，簡化時序分析過程
缺點：最大可能時鐘頻率是由電路中最慢的邏輯路徑決定的，也就是關鍵路徑，意思就是說每乙個邏輯的運算，從簡單到複雜都要在乙個時鐘週期內完成，同步電路往往會出現邏輯延遲過大，使得系統頻率降低，採用流水線的設計思想，將複雜的運算分為數個簡單的運算，可以幫助提高系統頻率。
時序圖和分析：
REV 時序電路
不僅和現在的輸入有關也和過去的狀態有關的電路.有反饋迴路.s 1 1r 1 0s 0r 0 ke eps 1r 1 ban ne ds 1 rightarrow 1 r 1 rightarrow 0 s 0 r 0 rightarrow keep s 1 r 1 rightarrow banned ...
時序電路分類
根據觸發器的特點 同步時序電路和非同步時序電路。同步時序電路 所有觸發器的狀態變化都是在同一時鐘訊號操作下同時發生。非同步時序電路 觸發器狀態的變化不是同時發生的。根據輸出訊號特點 mealy型和mealy型。mealy型 輸出訊號不僅僅取決於儲存電路的狀態，而且還取決與輸入變數 mealy型 輸出...
數位電路 時序電路實驗
一 實驗設計與程式 module shop y,ab,r,z,reset,clk input reset,clk 定義變數reset和時鐘 input 1 0 ab 投幣金額 output y,r,z 狀態，出貨標誌，退幣標誌 reg 2 0 y reg r,z always posedge clk...