一、概述
時序邏輯示意圖，如下圖所示。資料從乙個暫存器出來，經過組合邏輯到達下乙個暫存器。
在學習數位電路的過程中，我們都知道時序邏輯，但是大家對時序邏輯真的了解嗎？
（1）純組合邏輯電路的缺點在哪？
（3）純組合邏輯電路完成不了什麼功能？
（2）為什麼需要時鐘和暫存器呢？
帶著這三個疑問我們來認識一下時序邏輯電路。
二、同步時序邏輯電路的作用
1. 時序邏輯電路對於組合邏輯的毛刺具有容忍度，從而改善電路的時序特性。同時電路的更新由時鐘控制。
比如，在組合邏輯中當各路訊號的路徑長度不一樣時那麼組合邏輯的輸出就會出現毛刺。如下圖所示。f0和f1到達最後乙個或門的路徑長度不一樣，那麼在f端就會出現毛刺。
來自書籍《verilog hdl高階數字設計》
毛刺訊號如下圖影印部分所示，由於c經過乙個非門才到達下面的與門，故f1相對於f0有延遲，那麼在f端就會造成毛刺，這個毛刺就是有短暫的時間輸出為0。
來自書籍《verilog hdl高階數字設計》
但是利用時序電路，資料a,b,c的觸發是在時鐘沿，輸出訊號f也是在時鐘沿去採，而這個時鐘沿到來的時間是在f輸出穩定之後，故對電路的毛刺具有容忍度。如下圖，可以看到最後暫存器的輸出o就不存在毛刺。
這個特性使得在時序邏輯電路裡面，電路的輸出被採集到暫存器裡面，並送往下一級電路的時候都是確定的而且是準確的，從而整體電路都是隨著時鐘沿在更新。
2. 純組合邏輯只能由當前輸入決定當前輸出，而不能實現帶反饋的邏輯，如下圖所示，這樣的話，你的電路就會陷入死迴圈而無法使用。
比如做乙個計數器，如果我們用如下的組合邏輯的方式描述就會出問題。
而這種帶反饋的邏輯，必須要通過暫存器把輸出暫存起來，再由時鐘沿去控制資料的反饋更新，這樣電路才有意義。
故計數器的正確描述方式如下。
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