Verilog HDL實戰操作 時序電路設計

寫在前面的小知識：

74hc160是應用最廣泛的時序邏輯器件，分為同步計數器和非同步計數器兩大類。計數器根據計數容量又可分為二進位制、十進位制和其它進製計數器，根據計數方式又可分加法、減法和加/減計數器三種型別。74hc160為常用的同步十進位制計數器

1.74hc160

module hc160

(clk,rd_n,ld_n,ep,et,d,q,co)
;         input clk;
input rd_n,ld_n,ep,et;
input [3:
0] d;
output reg [3:
0] q;
output co;
assign co =
((q ==
4'b1001)
&et)
;// 進製邏輯
always @(posedge clk or negedge rd_n)
// 計數邏輯if(
!rd_n) 
q <=
4'b0000;
elseif(
!ld_n)
q <= d;
else
if(ep & et)
if(q==
4'b1001)
q <=
4'b0000;
else
q <= q +
1'b1; 
endmodule

module hc161

(clk,rd_n,ld_n,ep,et,d,q,co)
;         input clk;
input rd_n,ld_n,ep,et;
input [3:
0] d;
output reg [3:
0] q;
output co;
assign co =
((q ==
4'b1111)
& et)
;// 進製邏輯
always @(posedge clk or negedge rd_n)
// 計數邏輯  非同步復位if(
!rd_n) 
q <=
4'b0000;
elseif(
!ld_n)
q <= d;
else
if(ep & et)
if(q==
4'b1111)
q <=
4'b0000;
else
q <= q +
1'b1; 
endmodule

module hc162

(clk,rd_n,ld_n,ep,et,d,q,co)
;         input clk;
input rd_n,ld_n,ep,et;
input [3:
0] d;
output reg [3:
0] q;
output co;
assign co =
((q ==
4'b1001)
& et)
;// 進製邏輯
always @(posedge clk)
// 計數邏輯   同步復位if(
!rd_n) 
q <=
4'b0000;
elseif(
!ld_n)
q <= d;
else
if(ep & et)
if(q==
4'b1001)
q <=
4'b0000;
else
q <= q +
1'b1; 
endmodule

總結：74hc160/162為常用的同步十進位制計數器，74hc161/163為常用的同步十六進製制計數器。hc160/161和hc162/163管腳排列完全相同，所不同的是，74hc160/161為非同步復位，74hc162/163為同步復位。同步復位是需要時鐘脈衝的有效沿到來，才可進行復位操作，而非同步復位不需要時鐘脈衝，當復位訊號的有效沿來臨時直接進行復位，因此兩者在**的編寫上具有差異。

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