好了，進入正是，說說lvds除錯。如下圖，採用軟硬結合板設計，左側為fpga主機板部分，右側主要是一些介面，包括camlink、vga，中間採用柔性電路板相連。
首先，按照**3的程式除錯lvds介面，使用bank5的差分管腳輸出lvds訊號，結果採集卡採不到圖，這下壞了，最開始懷疑引腳分配不正確，一番檢查，問題不在這；
接著覺得走線可能不對，看了看pcb，5對差分訊號，對內線長差控制在0.254mm內，對間線長差控制在2mm內，走線沒有問題；
再接下來，懷疑camlink位分配不正確，camlink在base模式下包含11對差分線（4對資料，1對時鐘，2對串列埠，4對相機控制），camlink協議中有詳細的位分配表，
下表說明了在base模式下，各種影象模式（24bit rgb、8bit、10bit、14bit、16bit灰度等）下位分配情況。
然後檢視287手冊，就可得到位分配資訊。
又是一番檢查，位分配完全正確。
datain3 <= ;
datain2 <= ;
datain1 <= ;
datain0 <= ;
經過同學的點撥，發現了問題，原來在於時鐘的序列化問題，我使用的是lvds_tx核的tx_outclock作為差分時鐘，而287的手冊上7倍時鐘串化對應的時鐘訊號分別為1，1，0，0，0，1，1，問題已經比較明白了，clk差分通道資料如下，使用5個channels，如下圖所示。
由於lvds_tx核使用了乙個ip核，邏輯中使用乙個，qsys中使用乙個，這樣總共4個ip核就用了3個，所以相關使用外用pll，結果出來的資料又不對了，至今沒有解決這個問題，後面有進展了再行總結吧。
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