34、在**檔案中，輸出的變數都為wire資料型別。
35、verilog中不存在j++語句。function、mask都要有endfunction、endmask來結束。
36、如果function有返回值，function後面要加返回值的寬度和返回值的名稱。如：
module tryfunct(clk,n,result,reset);
input clk,reset;
input [3:0] n;
output [31:0] result;
reg [31:0] result;
always @(posedge clk or i)
begin
if(!reset)
result=0;
else
result=sqr(n);
end
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