王元：電訊號大概一英吋延遲是70ps，所以晶元內部不怕反射，因為反射波會被傳送驅動器吸收。只有板級間距大，反射回來訊號會產生碼間（干擾）或振鈴。
王元同學從原理上的解釋很有道理，目前數字晶元內部由於傳輸線尺寸和訊號頻率限制，基本不用考慮反射帶來的問題。但是恐怕晶元內部的訊號線之間的串擾還是需要認真對待的，串擾帶來的靜態時序問題和靜態雜訊不容忽視。timing signoff的工具primetime多年之前就已經進化到ptsi了。之前還想到一些高速時鐘樹的延時大概有幾個納秒左右，從根節點到各個葉子節點的這個延時恐怕可以和其承載的時鐘訊號頻率相比擬了。不過幸好時鐘樹是由有多級的緩衝器構成的，像王元所說，各級緩衝器之間的距離很小，它們的反射波也會被緩衝器自身所吸收。但為什麼會吸收呢？繼續埋頭看書去。。。
湯躍科： 晶元內外應該分開看待，io device的漏電小沒必要故意把上公升沿弄陡，低速介面還會專門用slew rate controlled io
躍科同學的解釋從工程角度出發，可以很好的在晶元內部解決低速訊號在晶元外部的訊號完整性問題。兩位同學不約而同的表達了晶元內外有別的觀點。
萬紅星：低速可以放寬要求吧
王非：晶元內部為了transtion好又要把cell的驅動能力加大，這同樣會增大功耗。所以transtion差不多就行了，沒必要追求極致。
王非同學的解釋表達了乙個工程中常見的trade-off問題，理解容易，不過做起來麻煩。需要補充的是，為了transition變好增加的buffer或者加大的buffer，不僅僅增加了漏電，動態功耗也增加了。如何權衡最終還是要資料說話。
上公升沿 上公升沿 下降沿！
廣播科技 數位電路中，把電壓的高低用邏輯電平來表示。邏輯電平包括高電平和低電平這兩種。不同的元器件形成的數位電路，電壓對應的邏輯電平也不同。在ttl閘電路中，把大於3.5伏的電壓規定為邏輯高電平，用數字1表示 把電壓小於0.3伏的電壓規定為邏輯低電平，用數字0表示。數字電平從0變為1 的那一瞬間叫作...
上公升沿，下降沿
寫資料時，應該先準備好資料，待資料在資料線上穩定後，再發出時鐘上公升沿，將資料寫入，然後可繼續寫下一位資料。讀資料時，先產生乙個時鐘下降沿，裝置收到該下降沿后，才 將資料放到資料線上。因此，mcu應該要等待一定的時間，等資料線上的資料出現並穩定後，才能取樣資料線上的資料。分析一下到底是上公升沿還是下...
上公升沿 PLC中上公升沿和下降沿的工作原理
plc程式設計中經常用到上公升沿和下降沿，大家知道它們的工作原理嗎，今天工野就給大家介紹一下上公升沿和下降沿是如何產生的，讓大家知其然更知其所以然，這樣大家在使用上公升沿和下降沿時會更得心應手。我們以西門子s7 300 400plc為例，在使用上公升沿時會有這樣的配置。為什麼在使用i0.0的上公升沿...