在硬體設計中經常需要對頻率比較高的訊號進行特殊照顧，比如ddr3記憶體的頻率經常能達到1ghz以上，pcb佈線的時候通常要考慮到訊號完整性的問題，做阻抗匹配和嚴格的拓撲結構，
但實際分析訊號完整性的時候，我們的研究物件是訊號的上公升沿時間，在數碼訊號中上公升沿和訊號頻率沒有必然聯絡
，所以歸根結底我們對高頻訊號的特殊照顧，都是從其上公升沿時間的角度出發的，也就是說上公升沿時間短的高速訊號是我們在硬體設計中需要特殊照顧的物件，而不是高頻訊號。對於乙個訊號，其上公升沿和下降沿時間佔週期的4/10，通常情況下，我們考慮上公升沿時間為訊號週期的1/10比較合理。對於533mhz的ddr3記憶體訊號，在沒有資料手冊的情況下，我們可以通過上面的經驗估計方式，大致判斷其上公升沿時間為0.2ns，從而估算該訊號走線的最大有效長度。對乙個週期為1khz的低頻訊號，如果它的上公升沿時間很短，這個訊號就是高速訊號，只是說通常頻率較高的訊號上公升沿也會較短，所以我們在做硬體設計的時候對高頻訊號會比較在意。高速訊號的定義與上公升沿時間有關，而高頻訊號的定義與訊號的週期有關，兩者是不同的。
訊號完整性的研究物件是整個訊號頻譜中的高頻分量，訊號高頻分量決定上公升沿時間，訊號有效長度是由上公升沿時間決定的。訊號上公升沿時間越短，其電氣特性的有效長度越短，如果我們的走線長於有效長度的1/6，則需要考慮用阻抗匹配來保持訊號的完整性。典型的fr-4印製電路板（pcb）的內層走線訊號有效長度為5.6in，而對於外層走線，由於傳播延遲要小一些，有效長度更短。
如何捕捉訊號的上公升沿下降沿
思路 設計兩個或多個一位的暫存器，用來接收被檢測的訊號，系統時鐘來一次記一次輸入訊號，如果用了兩個暫存器直接異或就可以了 使用高頻的時鐘對訊號進行取樣，因此要實現上公升沿檢測，時鐘頻率至少要在訊號最高頻率的2倍以上，否則就可能出現漏檢測。具體請參見下面 module edge detect clk,...
訊號完整性研究系列 訊號上公升時間與頻寬
對於數位電路，輸出的通常是方波訊號。方波的上公升邊沿非常陡峭，根據傅利葉分析，任何訊號都可以分解成一系列不同頻率的正弦訊號，方波中包含了非常豐富的頻譜成分。拋開枯燥的理論分析，我們用實驗來直觀的分析方波中的頻率成分，看看不同頻率的正弦訊號是如何疊加成為方波的。首先我們把乙個1.65v 的直流和乙個1...
同步訊號與非同步訊號的區別
區別同步訊號與非同步訊號，要弄清楚訊號變為有效狀態時，它是否受clk的限制.非同步 輸入訊號和時鐘訊號無關，輸入訊號變為有效狀態時，器件的狀態就會立即改變 而 同步 輸入訊號和時鐘訊號有關，實際上輸入訊號和時鐘訊號進行了與運算或與非運算，輸入訊號和時鐘訊號的運算結果為有效狀態時，器件的狀態才會改變。...